Um microprocessador com capacidades analógicas

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

WTROPIC : um gerador automático de macro células CMOS acessível via WWW

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

Capacidade e demandas tecnológicas de indústrias alimentícias da Baixada Cuiabana e o potencial de interação com as universidades matogrosensses

O isolamento geográfico sempre representou um grande obstáculo ao crescimento e desenvolvimento econômico de regiões afastadas dos principais circuitos produtivos, relegando a tais regiões um papel secundário na produção nacional. Alterações nos paradigmas produtivos e melhorias nos sistemas de transportes, nos últimos anos, diminuíram as distâncias entre estados como Mato Grosso e o resto do mundo. A sociedade local, entretanto, ainda encontra-se em fase de transição de uma forte dependência das atividades agrícolas para uma industrialização ainda incipiente. Nesse contexto é de grande importância o desempenho da agroindústria local para o desenvolvimento regional. O objetivo deste trabalho é, num primeiro momento, identificar e descrever a capacidade e demandas tecnológicas de empresas do segmento da agroindústria de alimentos da região da Baixada Cuiabana, no Estado de Mato Grosso. Num segundo momento pretende-se verificar em que medida a produção científica e tecnológica das universidades pode solucionar os problemas tecnológicos identificados nas empresas. A pesquisa foi realizada com sete empresas legalmente formalizadas, que se disponibilizaram a participar do trabalho, nos setores de laticínios, frigoríficos, bebidas, processamento de soja e produção de derivados de guaraná, de um lado, e com as duas universidades locais, do outro. Os resultados demonstram que as empresas, apesar de possuírem uma função de engenharia, que acumula a gestão das áreas de produto e processo, possuem uma capacidade limitada a tentar dominar a tecnologia adquirida externamente, advindo daí suas principais demandas tecnológicas. As universidades locais, devido às suas várias deficiências estruturais, podem oferecer respostas limitadas aos problemas tecnológicos apresentados pelas empresas.

Uma Proposta de arquitetura para editores diagramáticos com funcionalidade de execução

Editores diagramáticos possuem aplicabilidade em diferentes áreas da computação, dentre elas ferramentas CASE, editores gráficos, CAD para circuitos eletrônicos, etc. Uma subclasse desse tipo de editores adiciona a funcionalidade de execução aos diagramas manipulados, permitindo ao usuário executar um diagrama através de técnicas de animação. Esta característica, por sua vez, acarreta na inserção de novos problemas para o projetista de software, sendo o principal deles o reuso independente das funcionalidades de edição e de execução de editores construídos. Com vistas a minimizar este problema este trabalho apresenta uma arquitetura que combina uma estrutura de componentes interconectáveis descrita por meio de BML com um mecanismo de interpretação de scripts como uma alternativa para construção de editores de diagramas com funcionalidade de execução.

Inserção de testabilidade em um núcleo pré-projetado de um microcontrolador 8051 fonte compatível

No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.

Comparação entre métodos digitais de linearização de sensores

Na era de sistemas embarcados complexos, a interface direta de dispositivos e sistemas integrados para o mundo real demanda o uso de sensores e seus circuitos analógicos de suporte. Desde que a maioria das características físicas de um sensor requer algum tipo de calibração, este trabalho compara e discute quatro técnicas digitais de calibração adaptadas para aplicação em sistemas embarcados. Para fins de comparação, estes métodos de calibração foram implementados em Matlab5.3, e em um DSP (Digital Signal Processor) . Através das medidas realizadas durante a operação em regime do DSP, pode-se determinar parâmetros importantes de projeto, como potência dissipada e tempo de processamento. Outros critérios de comparação, como área consumida, tempo de processamento, facilidade de automação e taxa de crescimento do custo área e do custo velocidade com o aumento de resolução também foram analisados. Os resultados das implementações são apresentados e discutidos com o objetivo de descobrir qual o melhor método de calibração para aplicações em sistemas embarcados.

Redes-em-Chip : arquiteturas e modelos para avaliação de área e desempenho

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Reuse-based test planning for core-based systems-on-chip

Electronic applications are currently developed under the reuse-based paradigm. This design methodology presents several advantages for the reduction of the design complexity, but brings new challenges for the test of the final circuit. The access to embedded cores, the integration of several test methods, and the optimization of the several cost factors are just a few of the several problems that need to be tackled during test planning. Within this context, this thesis proposes two test planning approaches that aim at reducing the test costs of a core-based system by means of hardware reuse and integration of the test planning into the design flow. The first approach considers systems whose cores are connected directly or through a functional bus. The test planning method consists of a comprehensive model that includes the definition of a multi-mode access mechanism inside the chip and a search algorithm for the exploration of the design space. The access mechanism model considers the reuse of functional connections as well as partial test buses, cores transparency, and other bypass modes. The test schedule is defined in conjunction with the access mechanism so that good trade-offs among the costs of pins, area, and test time can be sought. Furthermore, system power constraints are also considered. This expansion of concerns makes it possible an efficient, yet fine-grained search, in the huge design space of a reuse-based environment. Experimental results clearly show the variety of trade-offs that can be explored using the proposed model, and its effectiveness on optimizing the system test plan. Networks-on-chip are likely to become the main communication platform of systemson- chip. Thus, the second approach presented in this work proposes the reuse of the on-chip network for the test of the cores embedded into the systems that use this communication platform. A power-aware test scheduling algorithm aiming at exploiting the network characteristics to minimize the system test time is presented. The reuse strategy is evaluated considering a number of system configurations, such as different positions of the cores in the network, power consumption constraints and number of interfaces with the tester. Experimental results show that the parallelization capability of the network can be exploited to reduce the system test time, whereas area and pin overhead are strongly minimized. In this manuscript, the main problems of the test of core-based systems are firstly identified and the current solutions are discussed. The problems being tackled by this thesis are then listed and the test planning approaches are detailed. Both test planning techniques are validated for the recently released ITC’02 SoC Test Benchmarks, and further compared to other test planning methods of the literature. This comparison confirms the efficiency of the proposed methods.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.

Influência de parâmetros físicos no dimensionamento de chaminés de equilíbrio simples de usinas hidrelétricas

Tendo em vista que as chaminés de equilíbrio são estruturas importantes na proteção dos circuitos hidráulicos das usinas hidrelétricas contra os fenômenos transientes que ocorrem rotineiramente durante sua operação, realizou-se uma investigação sobre a influência dos parâmetros físicos no desempenho e conseqüentemente no dimensionamento de chaminés de equilíbrio simples localizadas a jusante das turbinas, caso aplicado a Usina Hidrelétrica de Serra da Mesa. Os parâmetros estudados foram: área da chaminé, comprimento e área do túnel de fuga, perda de carga, vazão, nível no canal de fuga e tempo de manobra. Foram coletados dados na Usina Hidrelétrica de Serra da Mesa e em uma estrutura laboratorial existente no LAHE, ambas pertencentes a FURNAS Centrais Elétricas S.A, referentes a situações de regimes permanentes (operação normal) e de regimes transientes. Estes dados foram utilizados na determinação da perda de carga linear nos túneis e das características das oscilações em suas chaminés de equilíbrio. Para o estudo da perda de carga linear em túneis, também foram feitas medições, em regime permanente, na Usina Hidrelétrica de Salto Forqueta – CERTEL - Cooperativa de Eletrificação Teutônia, e utilizados os dados da Usina Hidrelétrica Bugres fornecidos pela CEEE – Companhia Estadual de Energia Elétrica –RS. Com estes dados foram estabelecidas relações entre o coeficiente de atrito e o número de Reynolds para cada estrutura e realizada a sua comparação com valores teóricos Verificou-se, através da comparação com dados experimentais que os quatro modelos numéricos disponíveis estavam aptos à aplicação na seqüência da pesquisa, porém, elegeu-se o modelo CHAMINE-IPH devido a sua maior versatilidade e simplicidade de uso. Com a análise dos resultados das simulações numéricas realizadas foi possível a identificação da influência dos parâmetros físicos no comportamento do nível d’água em chaminés de equilíbrio simples durante regimes transientes. Constatou-se que para a reprodução numérica de fenômenos transitórios em chaminés de equilíbrio a jusante das turbinas, é fundamental a consideração da oscilação do nível no canal de fuga e dos coeficientes de perda de carga adequados.

Estudo da passividade da Liga 600 em meio ácido

A passividade da Liga 600 (76Ni 16Cr 8Fe), em Na2SO4 0,5 M, pH=2,0, em atmosfera desarejada e à temperatura ambiente, foi estudada empregando-se diferentes métodos eletroquímicos e não eletroquímicos. A voltametria cíclica, com eletrodo rotatório de disco, revelou um comportamento típico ativo-passivo, com valores para a densidade de corrente anódica bastante baixos, na ordem de alguns poucos mA/cm2. Dois picos de corrente anódica pouco resolvidos foram observados e atribuídos à provável dissolução ativa de níquel, cromo e ferro. A ausência de picos catódicos e a existência de uma histerese na região de potenciais negativos sugerem que o filme passivo formado na varredura direta não é totalmente reduzido na varredura inversa, permanecendo sempre algum tipo de filme residual sobre a superfície da liga. A região passiva se estende de aproximadamente 100 a 700 mV e corresponde à região onde níquel e cromo puros também encontram-se passivos nas condições experimentais empregadas. Na região de potenciais mais positivos do que 700 mV tem início o processo de dissolução transpassiva da liga. Constatou-se, também, que o comportamento ativo-passivo da liga é essencialmente influenciado pelo comportamento do cromo, o qual é conhecido ser bastante complexo. Através das medidas de impedância eletroquímica foi possível sugerir três circuitos equivalentes para o sistema liga/filme/solução, um para cada região de potencial (de dissolução ativa, passiva e transpassiva). Através dos mesmos pôdese caracterizar a composição química e transformações mais importantes apresentadas pelos filmes passivos formados sobre a Liga 600. As espectroscopias eletrônicas (Auger e XPS) revelaram que os filmes passivos formados são extremamente finos, na faixa de 1,2 a 1,8 nm, e que apresentam uma estrutura duplex, com uma região interna (em contato com a liga) enriquecida em cromo e uma região externa (em contato com a solução) rica em níquel e ferro. Além disso, com base nos resultados obtidos e no modelo previamente proposto para filmes passivos formados sobre o aço inoxidável 304 em solução de borato, é sugerida uma representação esquemática das prováveis estruturas dos óxidos e dos possíveis processos de transporte, para os filmes passivos formados sobre a liga. O comportamento capacitivo dos filmes passivos foi estudado empregando-se a equação de Mott-Schottky. Os resultados obtidos mostram que os filmes formados se comportam como semicondutores degenerados do tipo n e do tipo p, na região de potenciais situada maiores e menores do que o potencial de banda plana, respectivamente. Esse comportamento é considerado conseqüência das propriedades semicondutoras dos óxidos de ferro (tipo n) e cromo (tipo p) presentes nos filmes passivos. Essa interpretação é fortalecida pelos resultados obtidos através das espectroscopias eletrônicas, as quais possibilitam o estabelecimento de uma relação direta entre a composição química das duas regiões de óxidos e a análise de Mott-Schottky. O comportamento dos filmes formados na região de potenciais próximos ao potencial de banda plana é essencialmente controlado pelo óxido de níquel, cujo comportamento pode ser comparado ao de um dielétrico, sem alterar a semicondutividade do óxido de ferro, quando ambos encontram-se misturados. O alto grau de degenerescência se deve ao valor elevado da densidade de doadores e aceptores (~ 1021 cm-3). Baseado nos resultados obtidos, o modelo da estrutura eletrônica previamente proposto para explicar a semicondutividade de filmes passivos e térmicos crescidos sobre o aço inoxidável 304, pode também ser aplicado no presente estudo. Segundo tal modelo, a estrutura eletrônica dos filmes formados pode ser comparada a de uma heterojunção do tipo p–n, onde as regiões de carga espacial encontram-se localizadas nas interfaces liga-filme e filme-solução.

A mercantilização da agricultura familiar do Alto Uruguai/RS : um estudo de caso no município de Três Palmeiras

Esta dissertação aborda as transformações na forma familiar de produção através da análise das estratégias de reprodução que levaram os “colonos” do Alto Uruguai a se transformarem em “agricultores familiares”. Esta transformação se dá mediante um processo de inserção mercantil que se acentua a partir da década de 1970, levando os agricultores a uma plena mercantilização da vida social e econômica. Embora o estudo abranja o território do Alto Uruguai como referência empírica, os dados foram coletados no município de Três Palmeiras, onde se procura valorizar os processos sociais que envolvem a trajetória histórica de uma forma de trabalho e produção que cada vez mais se insere nos circuitos mercantis e, por isso, passa a ter a sua reprodução cada vez mais mercantilizada. A mercantilização é entendida como um processo de externalização das relações de produção, onde o agricultor se torna dependente das relações com o ambiente social e econômico seja para comprar insumos e produtos, seja para vender a produção após um ano de trabalho. Este processo de mercantilização tem levado os agricultores familiares a estabelecer relações sociais e econômicas que privilegiam a especialização produtiva, a concentração dos meios de produção e a individualização do processo produtivo. Desta maneira, acabam reforçando um padrão agrícola de produção que historicamente tem se demonstrado concentrador e excludente, o que acentua os processos de diferenciação social e econômica entre os agricultores familiares. Este trabalho pretende dar uma contribuição ao estudo da agricultura familiar inserida num ambiente e sociedade de mercado e compreender a diversidade social e econômica que determina os processos de reprodução e diferenciação social e econômica na agricultura familiar. Da mesma forma, busca-se fornecer subsídios para os formuladores de políticas públicas e administradores locais na medida em que a agricultura familiar é a base social, econômica e cultural da sociedade da região estudada.

Implicações do estilo de descrição de códigos VHDL na testabilidade

Devido ao aumento da complexidade dos circuitos integrados atuais, os projetos são desenvolvidos utilizando linguagens de descrição de hardware (por exemplo, VHDL) e os circuitos são gerados automaticamente a partir das descrições em alto nível de abstração. Embora o projeto do circuito seja facilitado pela utilização de ferramentas de auxílio ao projeto, o teste do circuito resultante torna-se mais complicado com o aumento da complexidade dos circuitos. Isto traz a necessidade de considerar o teste do circuito durante sua descrição e não somente após a síntese. O objetivo deste trabalho é definir uma relação entre o estilo da descrição VHDL e a testabilidade do circuito resultante, identificando formas de descrição que geram circuitos mais testáveis. Como estudo de caso, diferentes descrições VHDL de um mesmo algoritmo foram utilizadas. Os resultados mostram que a utilização de diferentes descrições VHDL tem grande impacto nas medidas de testabilidade do circuito final e que características de algumas descrições podem ser utilizadas para modificar outras descrições e com isso aumentar a testabilidade do circuito resultante.

Identificação de oportunidades para a indústria brasileira de semicondutores através das teorias de vantagem competitiva e investimento internacional

O mercado mundial de semicondutores cresce vigorosamente ao longo de décadas impulsionado pela evolução tecnológica, que permitiu semicondutores de melhor performance a um custo relativamente menor. Entretanto os gastos com fábricas e P&D aumentam junto com a evolução da tecnologia, obrigando as empresas a controlar as métricas financeiras em busca da lucratividade necessária para financiar o desenvolvimento das novas tecnologias. O crescimento do mercado motivou vários países a fornecerem incentivos para atrair investimentos de semicondutores. Este trabalho segmenta o mercado de semicondutores de acordo com as tecnologias de espessura da pastilha de silício e utiliza as principais teorias sobre vantagem competitiva e investimento internacional, para analisar os incentivos que uma empresa de semicondutores teria para estabelecer uma fábrica de difusão de wafers e uma operação de design house no Brasil. A indústria de semicondutores brasileira está em seu estágio inicial, e existem algumas ações do governo juntamente com a iniciativa privada que apresentaram resultados positivos, entretanto é necessário reavaliar a efetividade dos incentivos oferecidos atualmente. Existe a possibilidade do Brasil atrair empreendedores para explorar oportunidades em nichos de mercado e assim iniciar a construção de uma cadeia completa de desenho, fabricação e utilização de semicondutores no Brasil. E o papel do governo será fundamental para dar o impulso inicial.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.