Employment of Real-Time/FPGA Architectures for Test and Control of Automotive Engines

Nowadays the production of increasingly complex and electrified vehicles requires the implementation of new control and monitoring systems. This reason, together with the tendency of moving rapidly from the test bench to the vehicle, leads to a landscape that requires the development of embedded hardware and software to face the application effectively and efficiently. The development of application-based software on real-time/FPGA hardware could be a good answer for these challenges: FPGA grants parallel low-level and high-speed calculation/timing, while the Real-Time processor can handle high-level calculation layers, logging and communication functions with determinism. Thanks to the software flexibility and small dimensions, these architectures can find a perfect collocation as engine RCP (Rapid Control Prototyping) units and as smart data logger/analyser, both for test bench and on vehicle application. Efforts have been done for building a base architecture with common functionalities capable of easily hosting application-specific control code. Several case studies originating in this scenario will be shown; dedicated solutions for protype applications have been developed exploiting a real-time/FPGA architecture as ECU (Engine Control Unit) and custom RCP functionalities, such as water injection and testing hydraulic brake control.

Prototipazione FPGA di sottosistemi integrati per power management basati su ISA RISC-V

Fino a 15 anni fa, era possibile aumentare il numero di transistor su un singolo chip e contemporaneamente la sua frequenza di clock mantenendo la densità di potenza costante. Tuttavia dal 2004 non è più possibile mantenere invariata la potenza dissipata per unità d’area a causa di limitazioni fisiche. Al fine di aumentare le performance dei processori e di impedire una diminuzione delle frequenze di clock, i processori moderni integrano on-die dei Power Controller Subsystems (PCS) come risorsa hardware dedicata che implementa complesse strategie di gestione di temperatura e potenza. In questo progetto di tesi viene progettata l'architettura dell'interfaccia di comunicazione di ControlPULP, un PCS basato su ISA RISC-V, per la connessione verso un processore HPC. Tale interfaccia di comunicaione integra il supporto hardware per lo scambio di messaggi secondo la specifica SCMI. L'interfaccia sviluppata viene successivamente validata attraverso simulazione ed emulazione su supporto hardware FPGA. Tale supporto hardware viene inoltre utilizzato per la caratterizzazione dell'utilizzo di risorse dell'architettura progettata. Oltre allo sviluppo dell'interfaccia hardware viene sviluppato e caratterizzato un firmware per la decodifica dei messaggi SCMI conforme ai requisiti di esecuzione su un sistema real-time.

Progettazione e ottimizzazione di un Turbo Encoder parallelo su dispositivo FPGA

In questi anni, c’è stato un grande sviluppo negli standard wireless nel mondo della televisione, della radio e delle comunicazioni mobili. Questo ha portato con sé problemi di compatibilità tra le reti wireless e ha limitato lo sviluppo di nuove funzionalità e servizi. La Software Defined Radio rappresenta una soluzione di flessibilità per affrontare questa serie di problematiche. In un sistema di comunicazione digitale, le informazioni viaggiano su un canale che è soggetto a rumore ed interferenza; perciò, per garantire robustezza e affidabilità alle applicazioni nella comunicazione digitale, i sistemi richiedono l’uso di codici di correzione degli errori, basati su schemi di codifica di canale. Esistono diverse tipologie di codici per la correzione degli errori, tra le quali il turbo codice, utilizzato nei sistemi LTE. Questo lavoro presenta la progettazione e la successiva ottimizzazione di un turbo encoder per sistemi LTE su una scheda FPGA, la quale, a differenza di altri dispositivi, meglio si presta a questo scopo, grazie alla caratteristica di riprogrammabilità. Dapprima viene presentato un turbo encoder sequenziale, il quale viene ottimizzato creandone una versione parallela. I risultati mostrano che l’architettura parallela presenta prestazioni, in termini di throughput, quattro volte migliori di quella sequenziale, a fronte di un lieve aumento dell’uso delle risorse della scheda. Confrontando questo turbo encoder ottimizzato con un progetto presente in letteratura, si nota che l’efficienza d’area risulta maggiore con un fattore circa pari a 3.

Synthesis of naturally occurring diene and trienes by Te/Li exchange on (1Z,3Z)-butyltelluro-4-methoxy-1,3-butadiene

(1Z,3Z)-Butyltelluro-o-4-methoxy-1,3-butadiene 2 was obtained by the hydrotelluration of(Z)-1-methoxy-but-1-en-3-ynes 1. The butadienyllithium 3 obtained by the Te/Li exchange reaction in the (1Z,3Z)-1-butyltelluro-4-methoxy-1.3-butadiene 2 reacted with aldehydes to form the corresponding alcohols 4a-d with total retention of configuration. The alcohols formed undergo hydrolysis, resulting in the alpha,beta,gamma,delta-unsaturated aldehydes of (E,E) configuration, which are precursors of trienes obtained from natural sources. The products of this reaction were employed in the synthesis of methyl-(2E,4E)-decadienoate 7, which is a component of the flavor principles of ripe Bartlett pears. Performing the Wittig reaction of the methyl triphenylphosphorane with the deca-(2E,4E)-dienal 5a, we were able to synthesize the undeca-(1,3E,5E)-triene 6a. This compound is a sex-pheromone component of the marine brown algae Fucus serratus, Dictyopteris plagiograma, and Dictyopteris australis. Performing the Wittig reaction of methyl triphenylphosphorane with the octa-(2E,4E)-dienal 5c, the nona-(1,3E,5E)-triene 6b was synthesized. The compound obtained is a sex-pheromone component of the marine brown alga Sargassum horneri. The octa-( 1,3E,5E)-triene 6c was easily obtained from hepta-(2E,4E)-dienal 5d by the Wittig reaction with methyl triphenylphophorane. This compound is a sex-pheromone component of the marine brown alga Fucus serratus. (C) 2010 Elsevier Ltd. All rights reserved.

A Flexible Architecture for the Computation of Direct and Inverse Transforms in H.264/AVC Video Codecs

A new high throughput and scalable architecture for unified transform coding in H.264/AVC is proposed in this paper. Such flexible structure is capable of computing all the 4x4 and 2x2 transforms for Ultra High Definition Video (UHDV) applications (4320x7680@ 30fps) in real-time and with low hardware cost. These significantly high performance levels were proven with the implementation of several different configurations of the proposed structure using both FPGA and ASIC 90 nm technologies. In addition, such experimental evaluation also demonstrated the high area efficiency of theproposed architecture, which in terms of Data Throughput per Unit of Area (DTUA) is at least 1.5 times more efficient than its more prominent related designs(1).

Intelligent energy resources management in the context of smart grids

Smart grids are envisaged as infrastructures able to accommodate all centralized and distributed energy resources (DER), including intensive use of renewable and distributed generation (DG), storage, demand response (DR), and also electric vehicles (EV), from which plug-in vehicles, i.e. gridable vehicles, are especially relevant. Moreover, smart grids must accommodate a large number of diverse types or players in the context of a competitive business environment. Smart grids should also provide the required means to efficiently manage all these resources what is especially important in order to make the better possible use of renewable based power generation, namely to minimize wind curtailment. An integrated approach, considering all the available energy resources, including demand response and storage, is crucial to attain these goals. This paper proposes a methodology for energy resource management that considers several Virtual Power Players (VPPs) managing a network with high penetration of distributed generation, demand response, storage units and network reconfiguration. The resources are controlled through a flexible SCADA (Supervisory Control And Data Acquisition) system that can be accessed by the evolved entities (VPPs) under contracted use conditions. A case study evidences the advantages of the proposed methodology to support a Virtual Power Player (VPP) managing the energy resources that it can access in an incident situation.

Scalable Unified Transform Architecture for Advanced Video Coding Embedded Systems

A novel high throughput and scalable unified architecture for the computation of the transform operations in video codecs for advanced standards is presented in this paper. This structure can be used as a hardware accelerator in modern embedded systems to efficiently compute all the two-dimensional 4 x 4 and 2 x 2 transforms of the H.264/AVC standard. Moreover, its highly flexible design and hardware efficiency allows it to be easily scaled in terms of performance and hardware cost to meet the specific requirements of any given video coding application. Experimental results obtained using a Xilinx Virtex-5 FPGA demonstrated the superior performance and hardware efficiency levels provided by the proposed structure, which presents a throughput per unit of area relatively higher than other similar recently published designs targeting the H.264/AVC standard. Such results also showed that, when integrated in a multi-core embedded system, this architecture provides speedup factors of about 120x concerning pure software implementations of the transform algorithms, therefore allowing the computation, in real-time, of all the above mentioned transforms for Ultra High Definition Video (UHDV) sequences (4,320 x 7,680 @ 30 fps).

Embedded platform for ECG biometric recognition

Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e Telecomunicações

Multiprocessor platform using LEON3 processor

The recent advances in embedded systems world, lead us to more complex systems with application specific blocks (IP cores), the System on Chip (SoC) devices. A good example of these complex devices can be encountered in the cell phones that can have image processing cores, communication cores, memory card cores, and others. The need of augmenting systems’ processing performance with lowest power, leads to a concept of Multiprocessor System on Chip (MSoC) in which the execution of multiple tasks can be distributed along various processors. This thesis intends to address the creation of a synthesizable multiprocessing system to be placed in a FPGA device, providing a good flexibility to tailor the system to a specific application. To deliver a multiprocessing system, will be used the synthesisable 32-bit SPARC V8 compliant, LEON3 processor.

Controlador Boundary-Scan

A crescente complexidade dos sistemas electrónicos associada a um desenvolvimento nas tecnologias de encapsulamento levou à miniaturização dos circuitos integrados, provocando dificuldades e limitações no diagnóstico e detecção de falhas, diminuindo drasticamente a aplicabilidade dos equipamentos ICT. Como forma de lidar com este problema surgiu a infra-estrutura Boundary Scan descrita na norma IEEE1149.1 “Test Access Port and Boundary-Scan Architecture”, aprovada em 1990. Sendo esta solução tecnicamente viável e interessante economicamente para o diagnóstico de defeitos, efectua também outras aplicações. O SVF surgiu do desejo de incutir e fazer com que os fornecedores independentes incluíssem a norma IEEE 1149.1, é desenvolvido num formato ASCII, com o objectivo de enviar sinais, aguardar pela sua resposta, segundo a máscara de dados baseada na norma IEEE1149.1. Actualmente a incorporação do Boundary Scan nos circuitos integrados está em grande expansão e consequentemente usufrui de uma forte implementação no mercado. Neste contexto o objectivo da dissertação é o desenvolvimento de um controlador boundary scan que implemente uma interface com o PC e possibilite o controlo e monitorização da aplicação de teste ao PCB. A arquitectura do controlador desenvolvido contém um módulo de Memória de entrada, um Controlador TAP e uma Memória de saída. A implementação do controlador foi feita através da utilização de uma FPGA, é um dispositivo lógico reconfiguráveis constituído por blocos lógicos e por uma rede de interligações, ambos configuráveis, que permitem ao utilizador implementar as mais variadas funções digitais. A utilização de uma FPGA tem a vantagem de permitir a versatilidade do controlador, facilidade na alteração do seu código e possibilidade de inserir mais controladores dentro da FPGA. Foi desenvolvido o protocolo de comunicação e sincronização entre os vários módulos, permitindo o controlo e monitorização dos estímulos enviados e recebidos ao PCB, executados automaticamente através do software do Controlador TAP e de acordo com a norma IEEE 1149.1. A solução proposta foi validada por simulação utilizando o simulador da Xilinx. Foram analisados todos os sinais que constituem o controlador e verificado o correcto funcionamento de todos os seus módulos. Esta solução executa todas as sequências pretendidas e necessárias (envio de estímulos) à realização dos testes ao PCB. Recebe e armazena os dados obtidos, enviando-os posteriormente para a memória de saída. A execução do trabalho permitiu concluir que os projectos de componentes electrónicos tenderão a ser descritos num nível de abstracção mais elevado, recorrendo cada vez mais ao uso de linguagens de hardware, no qual o VHDL é uma excelente ferramenta de programação. O controlador desenvolvido será uma ferramenta bastante útil e versátil para o teste de PCBs e outras funcionalidades disponibilizadas pelas infra-estruturas BS.

High Performance Multi-Standard Architecture for DCT Computation in H.264/AVC High Profile and HEVC Codecs

A new high performance architecture for the computation of all the DCT operations adopted in the H.264/AVC and HEVC standards is proposed in this paper. Contrasting to other dedicated transform cores, the presented multi-standard transform architecture is supported on a completely configurable, scalable and unified structure, that is able to compute not only the forward and the inverse 8×8 and 4×4 integer DCTs and the 4×4 and 2×2 Hadamard transforms defined in the H.264/AVC standard, but also the 4×4, 8×8, 16×16 and 32×32 integer transforms adopted in HEVC. Experimental results obtained using a Xilinx Virtex-7 FPGA demonstrated the superior performance and hardware efficiency levels provided by the proposed structure, which outperforms its more prominent related designs by at least 1.8 times. When integrated in a multi-core embedded system, this architecture allows the computation, in real-time, of all the transforms mentioned above for resolutions as high as the 8k Ultra High Definition Television (UHDTV) (7680×4320 @ 30fps).

Implementação em hardware reconfigurável de método de separação de dados hiperespetrais

Relatório do Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e Telecomunicações

Avaliação de desempenho docente, supervisão e desenvolvimento profissional

Este texto incide sobre o papel da supervisão pedagógica no contexto da avaliação de desempenho docente (ADD), procurando aprofundar a forma como a dimensão formativa da avaliação foi equacionada e desenvolvida nas escolas. Para tal, foram realizados dois estudos num agrupamento de escolas da periferia de Lisboa, abrangendo professores avaliadores e avaliados do 1º e do 2º/3º ciclos. Os estudos tinham como objetivos gerais: i) conhecer asconceções de avaliadores e avaliados sobre os fundamentos e as práticas de avaliação de desempenho desenvolvidas nos seus contextos profissionais; ii) e definir o papel que avaliadores e avaliados atribuem à supervisão neste processo. Para a recolha de dados usou-se a entrevista semi-diretiva, recorrendo-se à análise de conteúdo para tratamento dos dados. O confronto dos resultados das entrevistas permite concluir que as conceções sobre a avaliação de desempenho dos docentes dos diferentes ciclos são semelhantes, mas o processo de avaliação e de supervisão foi vivido de forma distinta. O papel da supervisão na ADD depende, em larga escala, da competência dos avaliadores como supervisores e como professores e é facilitado pela existência prévia de uma cultura de colaboração entre docentes.

Unified transform architecture for AVC, AVS, VC-1 and HEVC high-performance codecs

A unified architecture for fast and efficient computation of the set of two-dimensional (2-D) transforms adopted by the most recent state-of-the-art digital video standards is presented in this paper. Contrasting to other designs with similar functionality, the presented architecture is supported on a scalable, modular and completely configurable processing structure. This flexible structure not only allows to easily reconfigure the architecture to support different transform kernels, but it also permits its resizing to efficiently support transforms of different orders (e. g. order-4, order-8, order-16 and order-32). Consequently, not only is it highly suitable to realize high-performance multi-standard transform cores, but it also offers highly efficient implementations of specialized processing structures addressing only a reduced subset of transforms that are used by a specific video standard. The experimental results that were obtained by prototyping several configurations of this processing structure in a Xilinx Virtex-7 FPGA show the superior performance and hardware efficiency levels provided by the proposed unified architecture for the implementation of transform cores for the Advanced Video Coding (AVC), Audio Video coding Standard (AVS), VC-1 and High Efficiency Video Coding (HEVC) standards. In addition, such results also demonstrate the ability of this processing structure to realize multi-standard transform cores supporting all the standards mentioned above and that are capable of processing the 8k Ultra High Definition Television (UHDTV) video format (7,680 x 4,320 at 30 fps) in real time.

Geração de código VHDL a partir de especificações IOPT PNML2VHDL

Dissertação apresentada na Faculdade de Ciências e Tecnologia da Universidade Nova de Lisboa para obtenção de grau de Mestre em Engenharia Electrotécnica e de Computadores