La resignificación cultural mediante la acción colectiva frente a la expansión urbana. Un estudio diagnóstico sobre la problemática del territorio del cabildo indígena muisca-bosa periodo 1999-2013

El propósito del presente estudio diagnóstico, es el de analizar el proceso de reconstrucción de la identidad del Pueblo Indígena Muisca de la Localidad de Bosa, en la ciudad de Bogotá D.C desde el año de 1999 hasta el 2013. Este diagnóstico tiene como punto de partida, el análisis de la pérdida del territorio ancestral por parte de esta comunidad de indígenas urbanos, debido a los proceso de expansión y de urbanización legales e ilegales que tienen lugar en el territorio. Con base en el análisis de los anteriores fenómenos, se estudian las características principales de las comunidades e individuos indígenas presentes en las ciudades, y los retos que enfrentan las instituciones oficiales en materia de desarrollar políticas de reconocimiento con base en modelos de planificación indígena.

Los grupos paramilitares en Colombia: el incierto tránsito de la guerra a la paz

Esta investigación aborda las condiciones bajo las que se llevó a cabo en Colombia, en el primer gobierno del presidente Álvaro Uribe Vélez (2002-2006), la negociación entre el Estado y los grupos paramilitares. Se establecen las características de ese proceso de paz, su correspondencia con modelos tradicionales de negociación y sus alcances sobre el proceso de Desmovilización, Desarme y Reinserción (DDR) de las organizaciones paramilitares.

Pascotti

Esta idea de negocio nace de la visión medio ambiental del grupo y del deseo de presentar una propuesta creativa y saludable que se diferencie. Se tomo la decisión de estructurar la idea de negocio sobre el slow food y take away, con el fin de que llegue al sector objetivo y aporte de manera significativa al medio ambiente.Lo propuesto en este plan de negocio, es el diseño de un restaurante de lasañas y ensaladas, llamado Pascotti, ubicado en la ciudad de Bogotá D.C, específicamente en la localidad de Chapinero, dirigido a un segmento empresarial.

Servidores públicos del estado con especial protección constitucional. Políticas de prevención del daño antijurídico en relación con su retiro del servicio

El retiro del servicio de los empleados públicos aparece como una facultad reglada en las normas del empleo público que, cuando se da alguna de las hipótesis legales que lo hacen procedente, facultan al nominador para ejercer sus atribuciones legales, persiguiendo, ante todo, razones del servicio: su mejora, renovación, eficiencia y moralidad, entre otras. A partir del concepto de una buena administración del Estado, establecer la procedencia y elementos estructurales de una política de prevención del daño antijurídico en relación con el retiro del servicio de servidores públicos que, conforme al ordenamiento jurídico gozan de una especial protección constitucional. Conocer el concepto, el alcance, la regulación y desarrollo jurisprudencial de esta trascendental atribución para el servicio público, resulta indispensable para la debida aplicación del derecho, del ejercicio de las atribuciones públicas por parte de la Administración, y para la prevención del daño antijurídico.

“El florecimiento del terrorismo islámico en el Sahel, un reto para la seguridad de Europa Occidental. Estudio de caso: Malí y España (2011- 2013)”

El objetivo central de este Estudio de Caso, consiste en investigar en qué sentido la proximidad geográfica y el hecho de que la región del Sahel constituya una zona de tránsito, influyen a que el crecimiento del terrorismo islámico en Malí comprenda una amenaza tanto para la seguridad nacional, como para la estabilidad de España. Se avanzará posteriormente con la descripción de herramientas específicas, tanto judiciales como de cooperación que el gobierno español ha buscado apoyar a nivel global y local, con el fin de repeler los desafíos que se generan como consecuencia del terrorismo; especial énfasis se hará, en aquellas medidas que este Estado europeo ha implementado con el propósito de enfrentar particularmente las amenazas que se generan hacia su territorio como resultado de la crisis terrorista en Malí.

Por ti!

Lo propuesto en este plan de negocio, es el diseño de un restaurante de comida oriental, recibiendo como nombre de POR TI: COME SALUDABLE, COME RICO, COME POR TI., ubicado en la ciudad de Bogotá D.C, específicamente en el barrio de chico de la localidad de Chapinero, dirigido al 1% de la población flotante y habitantes del sector entre estratos 4 a 6. POR TI nace bajo una propuesta que busca entregar al consumidor salud y cuidado personal. Brindando un producto de excelente calidad, preparado con ingredientes frescos, naturales y basados en recetas caseras, a través del concepto slow food y take away, arraigados en la cocina oriental, buscando crear colores, texturas y sabores que cautiven al consumidor. Se implementaran estrategias claras y concisas que permitan penetrar el mercado de la forma se ajuste a las necesidades del mismo. Se espera y aspira iniciar operaciones para Mayo del 2016, con un incremento de las ventas prometedor superando así el punto de equilibrio para el segundo año.

La pelota no se mancha: Un estudio histórico sobre el desarrollo y la política en FIFA

Esta investigación se centra en la Fédération Internationale de Football Association (FIFA) como organización política. Intenta responder dos interrogantes primordiales: 1) ¿cómo la FIFA ha constituido el poder que tiene actualmente y, así, hacerse del monopolio indiscutido del fútbol? Y 2) ¿cómo ha cambiado en el tiempo la política interna de FIFA y su vínculo con la política internacional? Para lograr esto, se realiza un estudio histórico, basado principalmente en documentos, que intenta caracterizar y analizar los cambios de la organización en el tiempo. Se enfatizan las últimas dos presidencias de FIFA, de João Havelange y Joseph Blatter, como casos de estudio.

Integración de la recomendación WMS-C en los estándares preexistentes en la IDE

La experiencia en el uso de los servicios de mapas basados en la especificación Web Map Service (WMS) del Open Geospatial Consortium (OGC) ha demostrado que es necesario utilizar cachés de teselas para lograr un rendimiento aceptable en aplicaciones de difusión masiva, sin embargo no hay ningún mecanismo estándar para que los clientes de mapas aprovechen, a partir de la información proporcionada por el servidor de mapas, la disponibilidad de esta caché. A la espera de que la nueva recomendación WMTS se implante suficientemente, el mecanismo más extendido es la recomendación de perfil WMS-C de OsGeo. Para conseguir que la definición de mapas que contienen servicios WMSC sea lo más automática posible, se ha ampliado el servidor Geoserver para soportar un modelo de mapas de acuerdo con la recomendación WMC con algunas extensiones ad-hoc. La extensión desarrollada para Geoserver amplía su API REST para incluir soporte de WMC. De esta forma, cuando se registra una nueva configuración de mapa, mediante un documento WMC, en el que ciertas capas están cacheadas se procede automáticamente a la activación del cacheado mediante la extensión GeoWebCache. Para la utilización de las nuevas capacidades proporcionadas a Geoserver, se ha desarrollado un cliente de mapas que identifica la existencia de capas cacheadas y procede a utilizar, según convenga, los servicios cacheados y los servicios WMS tradicionales

WMSCWrapper: implementación WMS-C OpenSource para servicios WMS teselados

En este documento se presenta el proyecto Open Source WMSCWrapper: un innovador sistema de caché de teselas geográficas. Su arquitectura permite la inclusión de componentes y sondas experimentales, resultando idóneo para experimentación con nuevas estrategias de caché. El sistema está implementado en Java como un conjunto de servlets que exponen diversos interfaces de servicio como la recomendación WMS del OGC y el perfil WMS-C, así como el acceso por medio de interfaces REST, utilizados por Google Earth, Google Maps y Microsot Bing Maps. Cada petición es analizada en busca del tipo de cliente y de los parámetros obligatorios u opcionales y después transferida a una serie de componentes intercambiables que pueden preprocesar o postprocesar la información según las necesidades. A diferencia de otras implementaciones de WMS-C, se implementan técnicas de gestión de la cache que aplican heurísticas definidas para un dominio de aplicación. De esta manera, se intenta maximizar la probabilidad de acierto, manteniendo el consumo de recursos dentro de unos rangos definidos. Para ello, la actividad de la cache se monitoriza permanentemente almacenando los resultados en un índice espacial en memoria. Este proyecto ofrece un banco de pruebas con el que experimentar con diversas implementaciones de este índice y los indicadores que contienen, así como distintas políticas de reemplazo

A benchmark-driven modelling approach for evaluating deployment choices on a multi-core architecture

The complexity of current and emerging architectures provides users with options about how best to use the available resources, but makes predicting performance challenging. In this work a benchmark-driven model is developed for a simple shallow water code on a Cray XE6 system, to explore how deployment choices such as domain decomposition and core affinity affect performance. The resource sharing present in modern multi-core architectures adds various levels of heterogeneity to the system. Shared resources often includes cache, memory, network controllers and in some cases floating point units (as in the AMD Bulldozer), which mean that the access time depends on the mapping of application tasks, and the core's location within the system. Heterogeneity further increases with the use of hardware-accelerators such as GPUs and the Intel Xeon Phi, where many specialist cores are attached to general-purpose cores. This trend for shared resources and non-uniform cores is expected to continue into the exascale era. The complexity of these systems means that various runtime scenarios are possible, and it has been found that under-populating nodes, altering the domain decomposition and non-standard task to core mappings can dramatically alter performance. To find this out, however, is often a process of trial and error. To better inform this process, a performance model was developed for a simple regular grid-based kernel code, shallow. The code comprises two distinct types of work, loop-based array updates and nearest-neighbour halo-exchanges. Separate performance models were developed for each part, both based on a similar methodology. Application specific benchmarks were run to measure performance for different problem sizes under different execution scenarios. These results were then fed into a performance model that derives resource usage for a given deployment scenario, with interpolation between results as necessary.

Arquiteturas multi-tarefas simultâneas : SEMPRE : arquitetura SMT com capacidade de execução e escalonamento de processos

O avanço tecnológico no projeto de microprocessadores, nos recentes anos, tem seguido duas tendências principais. A primeira tenta aumentar a freqüência do relógio dos mesmos usando componentes digitais e técnicas VLSI mais eficientes. A segunda tenta explorar paralelismo no nível de instrução através da reorganização dos seus componentes internos. Dentro desta segunda abordagem estão as arquiteturas multi-tarefas simultâneas, que são capazes de extrair o paralelismo existente entre e dentro de diferentes tarefas das aplicações, executando instruções de vários fluxos simultaneamente e maximizando assim a utilização do hardware. Apesar do alto custo da implementação em hardware, acredita-se no potencial destas arquiteturas para o futuro próximo, pois é previsto que em breve haverá a disponibilidade de bilhões de transistores para o desenvolvimento de circuitos integrados. Assim, a questão principal a ser encarada talvez seja: como prover instruções paralelas para uma arquitetura deste tipo? Sabe-se que a maioria das aplicações é seqüencial pois os problemas nem sempre possuem uma solução paralela e quando a solução existe os programadores nem sempre têm habilidade para ver a solução paralela. Pensando nestas questões a arquitetura SEMPRE foi projetada. Esta arquitetura executa múltiplos processos, ao invés de múltiplas tarefas, aproveitando assim o paralelismo existente entre diferentes aplicações. Este paralelismo é mais expressivo do que aquele que existe entre tarefas dentro de uma mesma aplicação devido a não existência de sincronismo ou comunicação entre elas. Portanto, a arquitetura SEMPRE aproveita a grande quantidade de processos existentes nas estações de trabalho compartilhadas e servidores de rede. Além disso, esta arquitetura provê suporte de hardware para o escalonamento de processos e instruções especiais para o sistema operacional gerenciar processos com mínimo esforço. Assim, os tempos perdidos com o escalonamento de processos e as trocas de contextos são insignificantes nesta arquitetura, provendo ainda maior desempenho durante a execução das aplicações. Outra característica inovadora desta arquitetura é a existência de um mecanismo de prébusca de processos que, trabalhando em cooperação com o escalonamento de processos, permite reduzir faltas na cache de instruções. Também, devido a essa rápida troca de contexto, a arquitetura permite a definição de uma fatia de tempo (fatia de tempo) menor do que aquela praticada pelo sistema operacional, provendo maior dinâmica na execução das aplicações. A arquitetura SEMPRE foi analisada e avaliada usando modelagem analítica e simulação dirigida por execução de programas do SPEC95. A modelagem mostrou que o escalonamento por hardware reduz os efeitos colaterais causados pela presença de processos na cache de instruções e a simulação comprovou que as diferentes características desta arquitetura podem, juntas, prover ganho de desempenho razoável sobre outras arquiteturas multi-tarefas simultâneas equivalentes, com um pequeno acréscimo de hardware, melhor aproveitando as fatias de tempo atribuídas aos processos.

Proposta de conjunto de simulações para análise de desempenho de processadores superescalares e ensino de arquitetura de computadores

O objetivo deste trabalho é a definição de um conjunto de roteiros para o ensino de arquitetura de computadores com enfoque em arquiteturas superescalares. O procedimento é baseado em simulação e verificação da influência dos parâmetros arquiteturais dos processadores, em termos funcionais e de desempenho. É dada ênfase a conceitos como memória cache, predição de desvio, execução fora de ordem, unidades funcionais e etc. Através do estudo e avaliação dos parâmetros que constituem estes conceitos, procurava-se através dos roteiros identificar as configurações com melhor desempenho. Para a implementação destes roteiros é dotado o conjunto de ferramentas de simulação SimpleScalar. Este conjunto, além de estar disponibilizado em código aberto na página oficial das ferramentas, traz como vantagem a possibilidade de alteração do código para fins de pesquisa. Este trabalho e os roteiros que o compõem têm como objetivos auxiliar professores e estimular os alunos através de simulações, como forma didática de testar conceitos vistos em sala de aula. Os roteiros são apresentados com os respectivos resultados de simulação e incrementados com comentários e sugestões de um conjunto de perguntas e respostas para que o trabalho possa ter continuidade necessária, partindo da sala de aula para a simulação, busca de respostas e culminando com um relatório final a ser avaliado.

Previsão de desvios em arquiteturas multitarefas simultâneas

A exploração do paralelismo no nível de instrução (ILP) em arquiteturas superescalares é limitada fortemente pelas dependências de controle, as quais são ocasionadas pelas instruções de desvio, e pelas dependências de dados. As arquiteturas SMT (Simultaneous MultiThreaded) buscam explorar um novo nível de paralelismo, denominado paralelismo no nível de tarefa (TLP), para buscar e executar instruções de diversas tarefas ao mesmo tempo. Com isso, enquanto uma tarefa está bloqueada por dependências de controle e de dados, outras tarefas podem continuar executando, mascarando assim as latências de previsões incorretas e de acessos à memória, usando mais eficientemente as unidades funcionais e demais recursos disponíveis. Contudo, o projeto dessas arquiteturas continua a esbarrar nos mesmos problemas associados ao uso de técnicas utilizadas para a exploração de ILP, como a previsão de devios. Além disso, essas arquiteturas trazem novos desafios, como a determinação da maneira mais eficiente de distribuição/compartilhamento de recursos entre as tarefas. Nesse trabalho será apresentada uma topologia para as tabelas de previsão de desvios em arquiteturas multitarefas simultâneas. Além disso, serão desenvolvidas duas análises complementares acerca de previsão de desvios: o impacto da taxa de acertos da previsão de desvios em arquiteturas com pipelines profundos e o impacto da taxa de acerto na previsão do alvo de um desvio. Entre as principais contribuições do trabalho pode-se citar a definição de uma estrutura particionada para as tabelas de previsão em arquiteturas SMT, aliando desempenho a um menor custo de implementação em uma arquitetura real. Além disso, é mostrado que a taxa de acerto da previsão de desvios tem um grande impacto no desempenho das arquiteturas SMT com pipelines profundos, bem como nas causas de bloqueio do estágio de busca quando utiliza-se cache de instruções bloqueantes.

MoCHA : arquitetura dedicada para a compensação de movimento em decodificadores de vídeo de alta definição, seguindo o padrão H.264

O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.

Análise do processo judicial eletrônico (PJe) sob os parâmetros da discursividade processual e do acesso democrático à justiça

The conceptions of the judicial function, the process and the factors of legitimacy of the norm of decision are changed according to the model of State (liberal, social democratic and constitutional). The right of access to justice, likewise, follows the ideals present in constitutional movements experienced in different historical moments. The deficit of legitimacy of the judiciary is recurring subject of study in the doctrine, especially in the face of democratic standards that permeate the current paradigm of state. Under the process law, the essential element for the distinction of the states based on the rule of law (formal and material) and the democratic constitutional state lies in the democratic guarantee of participation to the litigants in the process of elaborating the norm of decision. The concern about the participatory democracy and the concretion of fundamental rights has as presupposition the conception of popular sovereignty. Keeping this effort in mind, the civil procedure cannot be oblivious to such considerations, especially when it justifies its constitutional conformation from the institutionalization of discourse within the procedural field (democratic principle) and of the democratization of access to justice, leading to the necessary contestation of the theory of instrumentality of the process. The democratic prospects of civil procedure and the concern about the legitimacy of the rule of decision cannot be moved away from the analysis of the judicial function and the elements that influence the legal suit s progress. The computerization of the judicial process entails extensive modification in the way the judicial function is developed, in view of automation of activities held, of the eliminating of bureaucratic tasks, manual and repetitive, and of streamlining the procedure. The objective of this study is to analyze the dogmatic changes and resulting practices from the implementation of the Judicial Electronic Process (JEP), prepared by the National Council of Justice, under the parameters of procedural discourse and democratic access to justice. Two hypotheses are raised, which, based on a bibliographic-documentary, applied and exploratory research, are contested dialectically. The expansion of publicity of procedural acts and the facilitating of communication and practice of such acts are elements that contribute to the effective participation of the recipients of the norm of decision in its making process and, therefore, the democratic principle in the procedural field. Ensuring access (to the parts) to the case files and reasonable duration of the process along with the preservation of its founding principles (contradictory, legal defense and isonomy) are essential to ensure democratic access to justice within the virtual system