Triggers per attività di test su fascio di particelle. Realizzazione di un progetto in VHDL e sintetizzazione su FPGA

Progettazione e realizzazione di un dispositivo elettronico con lo scopo di coordinare e sincronizzare la presa dati del beam test del LUCID (CERN, luglio 2009) e tener traccia di tali eventi. Il circuito è stato progettato in linguaggio VHDL, simulato con il programma ModelSim, sintetizzato con il programma Quartus e implementato su un FPGA Cyclone residente su scheda di tipo VME 6U della CAEN. Infine la scheda è stata testata in laboratorio (verificandone il corretto funzionamento) assieme all'intero sistema di presa dati, e confermata per il beam test del LUCID.

Sviluppo di un modulo VHDL per interfacciamento Ethernet-FPGA in applicazioni di high throughput screening

In molti settori della ricerca in campo biologico e biomedico si fa ricorso a tecniche di High Throughput Screening (HTS), tra cui studio dei canali ionici. In questo campo si studia la conduzione di ioni attraverso una membrana cellulare durante fenomeni che durano solo alcuni millisecondi. Allo scopo sono solitamente usati sensori e convertitori A/D ad elevata velocità insieme ad opportune interfacce di comunicazione, ad elevato bit-rate e latenza ridotta. In questa tesi viene descritta l'implementazione di un modulo VHDL per la trasmissione di dati digitali provenienti da un sistema HTS attraverso un controller di rete integrato dotato di un'interfaccia di tipo Ethernet, individuando le possibili ottimizzazioni specifiche per l'applicazione di interesse.

Dispositivi FPGA di ultima generazione: analisi e confronto

Questa tesi si prefissa l’obiettivo di analizzare l'evoluzione dei sistemi FPGA nel corso degli ultimi anni, evidenziando le novità e gli aspetti tecnici più significativi che ogni famiglia ha introdotto. Il primo capitolo avrà il compito di mostrare l’architettura ed il funzionamento generale di un FPGA, cercando di illustrarne le principali caratteristiche. Il secondo capitolo introdurrà i dispositivi FPGA Xilinx e mostrerà le caratteristiche tecniche dei principali dispositivi prodotto dall'azienda. Il terzo capitolo mostrerà invece le caratteristiche tecniche degli FPGA più recenti prodotti da Altera. Il quarto ed ultimo capitolo, invece, metterà a confronto alcuni parametri fondamentali dei dispositivi descritti nell'elaborato.

Ottimizzazione di protocolli di trasmissione dati tramite interfaccia usb implementati su fpga

La maggior parte dei moderni dispositivi e macchinari, sia ad uso civile che industriale, utilizzano sistemi elettronici che ne supervisionano e ne controllano il funzionamento. All’ interno di questi apparati è quasi certamente impiegato un sistema di controllo digitale che svolge, anche grazie alle potenzialità oggi raggiunte, compiti che fino a non troppi anni or sono erano dominio dell’ elettronica analogica, si pensi ad esempio ai DSP (Digital Signal Processor) oggi impiegati nei sistemi di telecomunicazione. Nonostante l'elevata potenza di calcolo raggiunta dagli odierni microprocessori/microcontrollori/DSP dedicati alle applicazioni embedded, quando è necessario eseguire elaborazioni complesse, time-critical, dovendo razionalizzare e ottimizzare le risorse a disposizione, come ad esempio spazio consumo e costi, la scelta ricade inevitabilmente sui dispositivi FPGA. I dispositivi FPGA, acronimo di Field Programmable Gate Array, sono circuiti integrati a larga scala d’integrazione (VLSI, Very Large Scale of Integration) che possono essere configurati via software dopo la produzione. Si differenziano dai microprocessori poiché essi non eseguono un software, scritto ad esempio in linguaggio assembly oppure in linguaggio C. Sono invece dotati di risorse hardware generiche e configurabili (denominate Configurable Logic Block oppure Logic Array Block, a seconda del produttore del dispositivo) che per mezzo di un opportuno linguaggio, detto di descrizione hardware (HDL, Hardware Description Language) vengono interconnesse in modo da costituire circuiti logici digitali. In questo modo, è possibile far assumere a questi dispositivi funzionalità logiche qualsiasi, non previste in origine dal progettista del circuito integrato ma realizzabili grazie alle strutture programmabili in esso presenti.

Implementazione su fpga di un pre-distorsore digitale a banda larga per sistemi a microonde di backhaul

The development of next generation microwave technology for backhauling systems is driven by an increasing capacity demand. In order to provide higher data rates and throughputs over a point-to-point link, a cost-effective performance improvement is enabled by an enhanced energy-efficiency of the transmit power amplification stage, whereas a combination of spectrally efficient modulation formats and wider bandwidths is supported by amplifiers that fulfil strict constraints in terms of linearity. An optimal trade-off between these conflicting requirements can be achieved by resorting to flexible digital signal processing techniques at baseband. In such a scenario, the adaptive digital pre-distortion is a well-known linearization method, that comes up to be a potentially widely-used solution since it can be easily integrated into base stations. Its operation can effectively compensate for the inter-modulation distortion introduced by the power amplifier, keeping up with the frequency-dependent time-varying behaviour of the relative nonlinear characteristic. In particular, the impact of the memory effects become more relevant and their equalisation become more challenging as the input discrete signal feature a wider bandwidth and a faster envelope to pre-distort. This thesis project involves the research, design and simulation a pre-distorter implementation at RTL based on a novel polyphase architecture, which makes it capable of operating over very wideband signals at a sampling rate that complies with the actual available clock speed of current digital devices. The motivation behind this structure is to carry out a feasible pre-distortion for the multi-band spectrally efficient complex signals carrying multiple channels that are going to be transmitted in near future high capacity and reliability microwave backhaul links.

Valutazione sperimentale di algoritmi di visione stereo finalizzata a una successiva implementazione su FPGA

Applicazione di algoritmi di stereo visione con differenti configurazioni con lo scopo di confrontare e valutare quale applicare ad una successiva implementazione su FPGA.

Prototipazione FPGA di sottosistemi integrati per power management basati su ISA RISC-V

Fino a 15 anni fa, era possibile aumentare il numero di transistor su un singolo chip e contemporaneamente la sua frequenza di clock mantenendo la densità di potenza costante. Tuttavia dal 2004 non è più possibile mantenere invariata la potenza dissipata per unità d’area a causa di limitazioni fisiche. Al fine di aumentare le performance dei processori e di impedire una diminuzione delle frequenze di clock, i processori moderni integrano on-die dei Power Controller Subsystems (PCS) come risorsa hardware dedicata che implementa complesse strategie di gestione di temperatura e potenza. In questo progetto di tesi viene progettata l'architettura dell'interfaccia di comunicazione di ControlPULP, un PCS basato su ISA RISC-V, per la connessione verso un processore HPC. Tale interfaccia di comunicaione integra il supporto hardware per lo scambio di messaggi secondo la specifica SCMI. L'interfaccia sviluppata viene successivamente validata attraverso simulazione ed emulazione su supporto hardware FPGA. Tale supporto hardware viene inoltre utilizzato per la caratterizzazione dell'utilizzo di risorse dell'architettura progettata. Oltre allo sviluppo dell'interfaccia hardware viene sviluppato e caratterizzato un firmware per la decodifica dei messaggi SCMI conforme ai requisiti di esecuzione su un sistema real-time.

Progettazione e ottimizzazione di un Turbo Encoder parallelo su dispositivo FPGA

In questi anni, c’è stato un grande sviluppo negli standard wireless nel mondo della televisione, della radio e delle comunicazioni mobili. Questo ha portato con sé problemi di compatibilità tra le reti wireless e ha limitato lo sviluppo di nuove funzionalità e servizi. La Software Defined Radio rappresenta una soluzione di flessibilità per affrontare questa serie di problematiche. In un sistema di comunicazione digitale, le informazioni viaggiano su un canale che è soggetto a rumore ed interferenza; perciò, per garantire robustezza e affidabilità alle applicazioni nella comunicazione digitale, i sistemi richiedono l’uso di codici di correzione degli errori, basati su schemi di codifica di canale. Esistono diverse tipologie di codici per la correzione degli errori, tra le quali il turbo codice, utilizzato nei sistemi LTE. Questo lavoro presenta la progettazione e la successiva ottimizzazione di un turbo encoder per sistemi LTE su una scheda FPGA, la quale, a differenza di altri dispositivi, meglio si presta a questo scopo, grazie alla caratteristica di riprogrammabilità. Dapprima viene presentato un turbo encoder sequenziale, il quale viene ottimizzato creandone una versione parallela. I risultati mostrano che l’architettura parallela presenta prestazioni, in termini di throughput, quattro volte migliori di quella sequenziale, a fronte di un lieve aumento dell’uso delle risorse della scheda. Confrontando questo turbo encoder ottimizzato con un progetto presente in letteratura, si nota che l’efficienza d’area risulta maggiore con un fattore circa pari a 3.

Design and implementation of a fft pruning engine for DSA-enabled cognitive radios.

This research work presents the design and implementation of a FFT pruning block, which is an extension to the FFT core for OFDM demodulation, enabling run-time 8 pruning of the FFT algorithm, without any restrictions on the distribution pattern of the active/inactive sub-carriers. The design and implementation of FFT processor core is not the part of this work. The whole design was prototyped on an ALTERA STRATIX V FPGA to evaluate the performance of the pruning engine. Synthesis and simulation results showed that the logic overhead introduced by the pruning block is limited to a 10% of the total resources utilization. Moreover, in presence of a medium-high scattering of the sub-carriers, power and energy consumption of the FFT core were reduced by a 30% factor.

Implementazione di un modulatore sigma-delta digitale per la sintesi di segnali pwm ad alta fedelta.

La modulazione a durata d'impulso (PWM) è utilizzata soprattutto perchè permette di ottenere alta efficenza energetica. In ambito accademico è stato proposto un modulatore PWM che sfrutta la tecnica di noise shaping, Sigma Delta, per avere elevata fedeltà. Il lavoro di questa tesi è stato l'implementazione su FPGA del modulatore Sigma DeltaDigitale utilizzato: quarto ordine, con quantizzatore a 4 bit e SNR in banda di 60 dB. Il dimensionamento è stato fatto determinando l'effetto che la lunghezza delle parole dei segnali ha sul rumore prodotto dal sistema. Questo studio è stato svolto con analisi euristiche ed algoritmi di ricerca implementati in ambiente MATLAB. Lo studio fatto è di carattere generale ed estendibile a generiche architetture Sigma Delta.

Development and testing of the atlas ibl rod pre production boards

Il lavoro di questa tesi riguarda principalmente la progettazione, simulazione e test di laboratorio di tre versioni successive di schede VME, chiamate Read Out Driver (ROD), che sono state fabbricate per l'upgrade del 2014 dell'esperimento ATLAS Insertable B-Layer (IBL) al CERN. IBL è un nuovo layer che diverrà parte del Pixel Detector di ATLAS. Questa tesi si compone di una panoramica descrittiva dell'esperimento ATLAS in generale per poi concentrarsi sulla descrizione del layer specifico IBL. Inoltre tratta in dettaglio aspetti fisici e tecnici: specifiche di progetto, percorso realizzativo delle schede e test conseguenti. Le schede sono state dapprima prodotte in due prototipi per testare le prestazioni del sistema. Queste sono state fabbricate al fine di valutare le caratteristiche e prestazioni complessive del sistema di readout. Un secondo lotto di produzione, composto di cinque schede, è stato orientato alla correzione fine delle criticità emerse dai test del primo lotto. Un'indagine fine e approfondita del sistema ha messo a punto le schede per la fabbricazione di un terzo lotto di altre cinque schede. Attualmente la produzione è finita e complessivamente sono state realizzate 20 schede definitive che sono in fase di test. La produzione sarà validata prossimamente e le 20 schede verranno consegnate al CERN per essere inserite nel sistema di acquisizione dati del rivelatore. Al momento, il Dipartimento di Fisica ed Astronomia dell'Università di Bologna è coinvolto in un esperimento a pixel solamente attravers IBL descritto in questa tesi. In conclusione, il lavoro di tesi è stato prevalentemente focalizzato sui test delle schede e sul progetto del firmware necessario per la calibrazione e per la presa dati del rivelatore.