Xilinx XC4000系列FPGA互连资源自动测试软件生成和硬件平台搭建

随着FPGA的发展,FPGA测试技术也得到了很快地发展。因为FPGA的结构和传统专用集成电路有着本质的区别,在FPGA中不能形成可测性设计电路,但它的可编程能力决定了其测试电路可以通过编程的方法来实现。本文讨论了XilinxXC4000系列FPGA中互连资源的自动测试方法。提出了一种新的测试资源坐标定位方法,使得测试软件能够将测试配置转换成器件配置,并搭建了硬件测试平台,实现实体FPGA芯片测试。

基于SRAM的FPGA测试技术研究

半导体芯片的生产制造过程并不是完美无缺的，所有的芯片需要进行针对制造缺陷的测试。随着FPGA芯片规模越来越大，结构越来越复杂，产品测试也越来越困难。在FPGA测试所面临的主要问题是：对CLB、互连资源、IO资源等结构进行数学建模、测试配置算法和测试向量的开发、测试结构的选择、测试平台的搭建等。 本文主要工作及创新点如下： 根据FPGA的可配置逻辑单元的不同组成结构，给出了针对常规逻辑资源给出了8个测试配置达到100%覆盖率，，并提出了基于故障模型的可配置逻辑资源的测试方法，并在硬件测试平台中进行验证，证明了方法的有效性； 根据FPGA互连资源的结构建立模型，并运用着色算法得到测试配置，达到100%的测试覆盖率，并提出了一种测试配置到器件配置的新的转换方法，该方法简单易行。搭建了基于ATE的测试平台，通过这个平台实现了FPGA芯片互连资源测试方法，测试效果良好。 通过XC4000系列FPGA可配置逻辑单元和互连资源测试的研究，我们总结了适合FPGA测试的一般方法，可以应用在任何类型的FPGA测试中。 提出了一种针对开关矩阵多路选择器的测试配置方法和测试向量。并将这种方法推广到芯片级测试配置，提出了一种基于BIST的测试结构。这是因为FPGA芯片的IO端口有限，用BIST结构可以节省IO资源。

FPGA在偏振耦合测试仪中的应用

在偏振耦合测试仪的PCI接口数据采集系统中,现场可编程门阵列(FieldProgramableGateArray)实现了对模/数器件的控制功能,同时完成了与PCI总线控制器间的数据接口功能。应用自顶向下的设计思想,完成了FPGA内部的逻辑设计,并对其逻辑功能进行了仿真验证,给出了FPGA数据采集时的测试时序图。应用FPGA实现的数据采集系统可以检测出偏振耦合检测仪中的微弱干涉光信号。

智能相机在激光焊缝跟踪检测系统中的应用研究

本文以中国科学院知识创新工程重要方向项目“全自动激光拼焊成套装备关键技术研究与示范应用”及沈阳市科技攻关项目“激光视觉焊缝自动跟踪与质量检测系统”为依托，针对激光焊接这个难点问题，在广泛调研国内外研究现状的基础上，研究开发了一套激光视觉焊缝跟踪检测原理样机。本文主要包括以下四方面的工作：1焊缝跟踪系统的系统结构搭建；2图像处理方法研究；3图像处理方法在FPGA中的实现；4基于工业机器人的激光焊接实验 及结果分析。具体工作如下： 本文首先论述了应用于焊缝跟踪的线结构光视觉传感器检测原理，建立了激光焊缝跟踪检测系统实验平台。该平台由图像采集与处理模块、上位机系统、DSP控制器、伺服电机驱动器、伺服电机等五部分组成。 激光拼焊焊缝跟踪图像的处理方法是关键技术之一，直接影响系统的实时性，根据激光拼焊焊缝跟踪图像的特点设计了相应的图像处理算法，分析研究了基于数学形态学的焊缝跟踪结构光条纹图像增强算法，并根据本课题的特点提出了一种基于模板的边缘提取方法，能简洁快速地提取出单像素边缘，然后研究了结构光中心线提取算法以及焊缝特征点识别算法，最后通过仿真实验验证了该图像处理流程的有效性。 论文的重点在于图像处理方法在智能相机中的实时实现。跟踪系统对图像处理的实时性要求很高，传统的处理方法主要是在DSP中以软件编程的方式实现，速度难以进一步提高，本课题中通过在智能相机中的FPGA中构建一个SOPC系统，将基于硬件描述语言VHDL完成的图像预处理模块和基于Xilinx公司的microblaze软核的特征点提取模块集成在单片芯片上，实现了激光条纹特征点的实时提取，系统具有高度的灵活性与出色的功能。 最后对搭建的跟踪系统平台进行了实验研究，用实验验证了焊缝跟踪系统的性能，保证了该套系统能够满足实时跟踪的要求，可以达到预期的设计目标。

基于FPGA高速并行FFT处理器设计与实现

在研究快速傅里叶变换(FFT)算法的基础上,根据FPGA性能高、灵活性强、速度快的特点,提出了高效的基4-FFT处理器的实现方法。数据存储采用分块存储的方法,大大提高了存取速度。数据寻址采用新型的地址产生方法,可并行产生所需数据地址。同时,在蝶形单元的设计中很好的将并行运算技术和流水线技术相结合了起来,又进一步提高了运算速度。测试结果表明,时钟在50MHz时完成1024点FFT的时间为25.6μs,满足了应用实时性的要求。

基于DSP和FPGA的火腿肠质量检测系统设计

本文研究的主要内容为基于DSP和FPGA的火腿肠质量检测系统设计。论文首先介绍了研究背景及意义和火腿肠质量检测系统原理，接着介绍了传统的专用和通用图像处理系统的结构、特点和模型，并通过分析DSP芯片以及DSP系统的特点，提出了基于DSP和FPGA芯片的实时图像处理系统。该系统不同于传统基于PC机模式的图像处理系统，发挥了DSP和FPGA两者的优势，能更好地提高图像处理系统实时性能。 其次,论述了以TMS320C6416 DSP为核心处理器实时图像处理系统的设计原理与组成，对系统主要部分的电路设计进行了详细的介绍，研究分析了高速电路设计中的几个关键问题。对系统进行了软件开发与调试，包括DSP程序设计和FPGA模块设计，并给出了FPGA各个模块仿真调试结果。经系统调试与实验验证，系统工作稳定可靠,拥有很高的实时性。 最后, 在火腿肠质量检测的图像算法中，对火腿肠的鼓泡问题进行了分析和相关算法的设计。首先实现了FPGA的图像预处理，将流水线处理技术和并行处理等技术应用到电路设计中，提高了处理速度，节省了硬件开销。在DSP中采用了多种算法对火腿肠图像进行了进一步的处理，使其特征更为明显。结果表明，实现的硬件电路能够满足系统功能和处理时间要求，同时有比较高的识别率，具有一定的参考价值。

星载激光测距仪的高精度时间间隔测量单元

高精度时间间隔测量单元(TIU)是星载激光测距仪的关键部件。基于现场可编程门阵列(FPGA)研制出了满足星载要求的高精度、高集成度时间间隔测量单元。该单元采用数字计数法结合数字延迟线插入法的技术,在0.5～10 km的测量距离范围内,时间分辨率为500 ps。通过地面检测,在全程范围内保持了良好的线性度,标准偏差小于270 ps。该单元同时具备测量脉冲回波宽度的能力,可以获取目标的脉冲展宽信息。由于单元选用的元器件都具有航天产品性能,因此其设计和技术指标可满足星载激光测距仪的应用。

针对多模式逻辑单元可编程门阵列的工艺映射方法

本发明公开了一种针对多模式逻辑单元可编程门阵列的工艺映射方法，该方法包括映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式LC的约束信息对工艺映射结果进行合并处理，计算出多模式LC的模式配置值，得到最终优化的工艺相关的电路网表。利用本发明，解决了多模式逻辑单元结构FPGA的工艺映射问题，充分利用了基于两个LUT3的LC结构的优势。

一种可重构的乘法器

本发明公开了一种可重构的乘法器，包括:输入单元，用于将乘数和被乘数分别输出至部分积产生单元;部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元;部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元;最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元;输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大提高FPGA处理数据运算的速度。

Proposed scheme for parallel 10Gb/s VSR system and its Verilog HDL realization

This paper proposes a novel and innovative scheme for 10Gb/s parallel Very Short Reach (VSR) optical communication system. The optimized scheme properly manages the SDH/SONET redundant bytes and adjusts the position of error detecting bytes and error correction bytes. Compared with the OIF-VSR4-01.0 proposal, the scheme has a coding process module. The SDH/SONET frames in transmission direction are disposed as follows: (1) The Framer-Serdes Interface (FSI) gets 16x622.08Mb/s STM-64 frame. (2) The STM-64 frame is byte-wise stripped across 12 channels, all channels are data channels. During this process, the parity bytes and CRC bytes are generated in the similar way as OIF-VSR4-01.0 and stored in the code process module. (3) The code process module will regularly convey the additional parity bytes and CRC bytes to all 12 data channels. (4) After the 8B/10B coding, the 12 channels is transmitted to the parallel VCSEL array. The receive process approximately in reverse order of transmission process. By applying this scheme to 10Gb/s VSR system, the frame size in VSR system is reduced from 15552x12 bytes to 14040x12 bytes, the system redundancy is reduced obviously.

基于神经计算机的高速数据通道设计

Submitted by 阎军 (yanj@red.semi.ac.cn) on 2010-04-07T05:12:26Z No. of bitstreams: 1 刘蕾.pdf: 905512 bytes, checksum: 70a01dddda97f75dad960dd632bb30e0 (MD5)

Pipeline Architecture and Parallel Computation-Based Real-Time Stereovision Tracking System for Surgical Navigation

This paper studies the development of a real-time stereovision system to track multiple infrared markers attached to a surgical instrument. Multiple stages of pipeline in field-programmable gate array (FPGA) are developed to recognize the targets in both left and right image planes and to give each target a unique label. The pipeline architecture includes a smoothing filter, an adaptive threshold module, a connected component labeling operation, and a centroid extraction process. A parallel distortion correction method is proposed and implemented in a dual-core DSP. A suitable kinematic model is established for the moving targets, and a novel set of parallel and interactive computation mechanisms is proposed to position and track the targets, which are carried out by a cross-computation method in a dual-core DSP. The proposed tracking system can track the 3-D coordinate, velocity, and acceleration of four infrared markers with a delay of 9.18 ms. Furthermore, it is capable of tracking a maximum of 110 infrared markers without frame dropping at a frame rate of 60 f/s. The accuracy of the proposed system can reach the scale of 0.37 mm RMS along the x- and y-directions and 0.45 mm RMS along the depth direction (the depth is from 0.8 to 0.45 m). The performance of the proposed system can meet the requirements of applications such as surgical navigation, which needs high real time and accuracy capability.

Pipeline Architecture and Parallel Computation-Based Real-Time Stereovision Tracking System for Surgical Navigation

This paper studies the development of a real-time stereovision system to track multiple infrared markers attached to a surgical instrument. Multiple stages of pipeline in field-programmable gate array (FPGA) are developed to recognize the targets in both left and right image planes and to give each target a unique label. The pipeline architecture includes a smoothing filter, an adaptive threshold module, a connected component labeling operation, and a centroid extraction process. A parallel distortion correction method is proposed and implemented in a dual-core DSP. A suitable kinematic model is established for the moving targets, and a novel set of parallel and interactive computation mechanisms is proposed to position and track the targets, which are carried out by a cross-computation method in a dual-core DSP. The proposed tracking system can track the 3-D coordinate, velocity, and acceleration of four infrared markers with a delay of 9.18 ms. Furthermore, it is capable of tracking a maximum of 110 infrared markers without frame dropping at a frame rate of 60 f/s. The accuracy of the proposed system can reach the scale of 0.37 mm RMS along the x- and y-directions and 0.45 mm RMS along the depth direction (the depth is from 0.8 to 0.45 m). The performance of the proposed system can meet the requirements of applications such as surgical navigation, which needs high real time and accuracy capability.

多功能车辆总线网络设备的设计与实现

随着高速列车在全世界范围内的应用日益广泛，列车通信网络成为重要的研究领域。而多功能车辆总线网络设备是列车通信网络的核心技术。传统的基于单片机或基于可编程片上系统的网络设备在实时性、可扩展性和可靠性等方面均存在较大的劣势，现场可编程逻辑门阵列和通用微处理器的组合为克服这一困难提供了新的解决方案。现场可编程逻辑门阵列是现在集成电路设计验证的主流技术，在设计成本、开发周期、可扩展性和可重构性等方面有着明显的优势，为实现高性能网络设备提供了新的实现方法。通用微处理器广泛应用于嵌入式系统，在低功耗、外设扩展、处理速度等方面表现尤为突出。 本文结合列车通信网络和多功能车辆总线的研究，系统介绍了多功能车辆总线网络设备及通讯协议栈的设计，阐述了系统开发的相关技术，并重点介绍了通讯协议栈的具体实现。多功能车辆总线网络设备基于现场可编程逻辑门阵列FPGA和通用微处理器ARM。协议栈链路下层协议和物理线路控制逻辑在时序、时延、可靠性和并发性等方面有严格要求，且此部分功能的算法相对简单，采用FPGA实现。协议栈链路上层协议和其他高层协议在多任务、存储和定时等方面有着诸多需求，且此部分功能的算法相对复杂，采用基于嵌入式实时操作系统RTEMS和ARM的软硬件平台实现。本课题已经完成了基于FPGA和ARM的多功能车辆总线网络设备及通讯协议栈，证明了该设计框架的可行性，为自主研发列车通信网络相关产品提供了一个良好的实例。

利用OVM实现基于Class的高效仿真验证环境

中国计算机学会