一种可重构的乘法器
| Contribuinte(s) |
周国城:中科专利商标代理有限责任公司 中国科学院半导体研究所 |
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| Data(s) |
12/08/2010
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| Resumo |
本发明公开了一种可重构的乘法器，包括:输入单元，用于将乘数和被乘数分别输出至部分积产生单元;部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元;部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元;最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元;输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大提高FPGA处理数据运算的速度。 本发明公开了一种可重构的乘法器，包括:输入单元，用于将乘数和被乘数分别输出至部分积产生单元;部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元;部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元;最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元;输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大提高FPGA处理数据运算的速度。 于AD批量导入至AEzhangdi Made available in DSpace on 2010-08-12T05:13:45Z (GMT). No. of bitstreams: 1 3575.pdf: 1002688 bytes, checksum: 91f58e0585bd32e6fa2b545bee95b504 (MD5) |
| Identificador | |
| Idioma(s) |
中文 |
| Fonte |
余洪敏;陈陵都;刘忠立 ,一种可重构的乘法器,CN200810116397.5 ,2008-07-09 |
| Tipo |
专利 |
