Recrystallization of amorphous nano-tracks and uniform layers generated by swift-ion-beam irradiation in lithium niobate.

The thermal annealing of amorphous tracks of nanometer-size diameter generated in lithium niobate (LiNbO3) by Bromine ions at 45 MeV, i.e., in the electronic stopping regime, has been investigated by RBS/C spectrometry in the temperature range from 250°C to 350°C. Relatively low fluences have been used (<1012 cm−2) to produce isolated tracks. However, the possible effect of track overlapping has been investigated by varying the fluence between 3×1011 cm−2 and 1012 cm−2. The annealing process follows a two-step kinetics. In a first stage (I) the track radius decreases linearly with the annealing time. It obeys an Arrhenius-type dependence on annealing temperature with activation energy around 1.5 eV. The second stage (II) operates after the track radius has decreased down to around 2.5 nm and shows a much lower radial velocity. The data for stage I appear consistent with a solid-phase epitaxial process that yields a constant recrystallization rate at the amorphous-crystalline boundary. HRTEM has been used to monitor the existence and the size of the annealed isolated tracks in the second stage. On the other hand, the thermal annealing of homogeneous (buried) amorphous layers has been investigated within the same temperature range, on samples irradiated with Fluorine at 20 MeV and fluences of ∼1014 cm−2. Optical techniques are very suitable for this case and have been used to monitor the recrystallization of the layers. The annealing process induces a displacement of the crystalline-amorphous boundary that is also linear with annealing time, and the recrystallization rates are consistent with those measured for tracks. The comparison of these data with those previously obtained for the heavily damaged (amorphous) layers produced by elastic nuclear collisions is summarily discussed.

Si(100) versus Ge(100): Watching the interface formation for the growth of III-V-based solar cells on abundant substrates

We investigated the atomic surface properties of differently prepared silicon and germanium (100) surfaces during metal-organic vapour phase epitaxy/chemical vapour deposition (MOVPE/MOCVD), in particular the impact of the MOVPE ambient, and applied reflectance anisotropy/difference spectroscopy (RAS/RDS) in our MOVPE reactor to in-situ watch and control the preparation on the atomic length scale for subsequent III-V-nucleation. The technological interest in the predominant opto-electronic properties of III-V-compounds drives the research for their heteroepitaxial integration on more abundant and cheaper standard substrates such as Si(100) or Ge(100). In these cases, a general task must be accomplished successfully, i.e. the growth of polar materials on non-polar substrates and, beyond that, very specific variations such as the individual interface formation and the atomic step structure, have to be controlled. Above all, the method of choice to grow industrial relevant high-performance device structures is MOVPE, not normally compatible with surface and interface sensitive characterization tools, which are commonly based on ultrahigh vacuum (UHV) ambients. A dedicated sample transfer system from MOVPE environment to UHV enabled us to benchmark the optical in-situ spectra with results from various surfaces science instruments without considering disruptive contaminants. X-ray photoelectron spectroscopy (XPS) provided direct observation of different terminations such as arsenic and phosphorous and verified oxide removal under various specific process parameters. Absorption lines in Fourier-transform infrared (FTIR) spectra were used to identify specific stretch modes of coupled hydrides and the polarization dependence of the anti-symmetric stretch modes distinguished different dimer orientations. Scanning tunnelling microscopy (STM) studied the atomic arrangement of dimers and steps and tip-induced H-desorption proved the saturation of dangling bonds after preparati- n. In-situ RAS was employed to display details transiently such as the presence of H on the surface at lower temperatures (T <; 800°C) and the absence of Si-H bonds at elevated annealing temperature and also surface terminations. Ge buffer growth by the use of GeH4 enables the preparation of smooth surfaces and leads to a more pronounced amplitude of the features in the spectra which indicates improvements of the surface quality.

Investigation on the structural and magnetic properties of sputtered TbFe2/Fe3Ga heterostructures

We have analyzed the structural and magnetic properties of as-grown and annealed [TbFe2/Fe3Ga]n heterostructures grown by sputtering. Evidence of the bcc structure in the Fe3Ga layers has been found. The diffraction peak related to this structure shifts to high angles with the annealing temperature. Also, we have observed a change in the microstructure of the Tb-Fe layers when the thickness layer is reduced in the as-grown heterostructures. Moreover, the Tb content is lower than 33% of the TbFe2 Laves phase and it depends on the layer thickness. The thermal treatments promote the increase of the Tb content, but only in the heterostructures with thick layers. The strong lattice mismatch between the Tb-Fe and Fe-Ga layers seems to prevent a complete Tb diffusion upon the annealing process. Thus, the crystallization of the TbFe2 Laves phase is inhibited in the heterostructures with thin layers, although our experimental results indicate the presence of potential magnetostrictive TbFeGa alloys

Microstructural and mechanical characterization of tungsten based materials for fusion reactors

El wolframio (W) y sus aleaciones se consideran los mejores candidatos para la construcción del divertor en la nueva generación de reactores de fusión nuclear. Este componente va a recibir las cargas térmicas más elevadas durante el funcionamiento del reactor ya que estará en contacto directo con el plasma. En los últimos años, después de un profundo análisis y siguiendo una estrategia de reducción de costes, la Organización de ITER tomó la decisión de construir el divertor integramente de wolframio desde el principio. Por ello, el wolframio no sólo actuará como material en contacto con el plasma (PFM), sino que también tendría aplicaciones estructurales. El wolframio, debido a sus excelentes propiedades termo-físicas, cumple todos los requerimientos para ser utilizado como PFM, sin embargo, su inherente fragilidad pone en peligro su uso estructural. Por tanto, uno de los principales objetivos de esta tesis es encontrar una aleación de wolframio con menor fragilidad. Durante éste trabajo, se realizó la caracterización microstructural y mecánica de diferentes materiales basados en wolframio. Sin embargo, ésta tarea es un reto debido a la pequeña cantidad de material suministrado, su reducido tamaño de grano y fragilidad. Por ello, para una correcta medida de todas las propiedades físicas y mecánicas se utilizaron diversas técnicas experimentales. Algunas de ellas se emplean habitualmente como la nanoindentación o los ensayos de flexión en tres puntos (TPB). Sin embargo, otras fueron especificamente desarrolladas e implementadas durante el desarrollo de esta tesis como es el caso de la medida real de la tenacidad de fractura en los materiales masivos, o de las medidas in situ de la tenacidad de fractura en las láminas delgadas de wolframio. Diversas composiciones de aleaciones de wolframio masivas (W-1% Y2O3, W-2% V-0.5% Y2O3, W-4% V-0.5% Y2O3, W-2% Ti-1% La2O3 y W-4% Ti-1% La2O3) se han estudiado y comparado con un wolframio puro producido en las mismas condiciones. Estas aleaciones, producidas por ruta pulvimetalúrgica de aleado mecánico (MA) y compactación isostática en caliente (HIP), fueron microstructural y mecánicamente caracterizadas desde 77 hasta 1473 K en aire y en alto vacío. Entre otras propiedades físicas y mecánicas se midieron la dureza, el módulo elástico, la resistencia a flexión y la tenacidad de fractura para todas las aleaciones. Finalmente se analizaron las superficies de fractura después de los ensayos de TPB para relacionar los micromecanismos de fallo con el comportamiento macroscópico a rotura. Los resultados obtenidos mostraron un comportamiento mecánico frágil en casi todo el intervalo de temperaturas y para casi todas las aleaciones sin mejoría de la temperatura de transición dúctil-frágil (DBTT). Con el fin de encontrar un material base wolframio con una DBTT más baja se realizó también un estudio, aún preliminar, de láminas delgadas de wolframio puro y wolframio dopado con 0.005wt.% potasio (K). Éstas láminas fueron fabricadas industrialmente mediante sinterizado y laminación en caliente y en frío y se sometieron posteriormente a un tratamiento térmico de recocido desde 1073 hasta 2673 K. Se ha analizado la evolución de su microestructura y las propiedades mecánicas al aumentar la temperatura de recocido. Los resultados mostraron la estabilización de los granos de wolframio con el incremento de la temperatura de recocido en las láminas delgadas de wolframio dopado con potasio. Sin embargo, es necesario realizar estudios adicionales para entender mejor la microstructura y algunas propiedades mecánicas de estos materiales, como la tenacidad de fractura. Tungsten (W) and tungsten-based alloys are considered to be the best candidate materials for fabricating the divertor in the next-generation nuclear fusion reactors. This component will experience the highest thermal loads during the operation of a reactor since it directly faces the plasma. In recent years, after thorough analysis that followed a strategy of cost reduction, the ITER Organization decided to built a full-tunsgten divertor before the first nuclear campaigns. Therefore, tungsten will be used not only as a plasma-facing material (PFM) but also in structural applications. Tungsten, due to its the excellent thermo-physical properties fulfils the requirements of a PFM, however, its use in structural applications is compromised due to its inherent brittleness. One of the objectives of this phD thesis is therefore, to find a material with improved brittleness behaviour. The microstructural and mechanical characterisation of different tunsgten-based materials was performed. However, this is a challenging task because of the reduced laboratory-scale size of the specimens provided, their _ne microstructure and their brittleness. Consequently, many techniques are required to ensure an accurate measurement of all the mechanical and physical properties. Some of the applied methods have been widely used such as nanoindentation or three-point bending (TPB) tests. However, other methods were specifically developed and implemented during this work such as the measurement of the real fracture toughness of bulk-tunsgten alloys or the in situ fracture toughness measurements of very thin tungsten foils. Bulk-tunsgten materials with different compositions (W-1% Y2O3, W-2% V- 0.5% Y2O3, W-4% V-0.5% Y2O3, W-2% Ti-1% La2O3 and W-4% Ti-1% La2O3) were studied and compared with pure tungsten processed under the same conditions. These alloys, produced by a powder metallurgical route of mechanical alloying (MA) and hot isostatic pressing (HIP), were microstructural and mechanically characterised from 77 to 1473 K in air and under high vacuum conditions. Hardness, elastic modulus, flexural strength and fracture toughness for all of the alloys were measured in addition to other physical and mechanical properties. Finally, the fracture surfaces after the TPB tests were analysed to correlate the micromechanisms of failure with the macroscopic behaviour. The results reveal brittle mechanical behaviour in almost the entire temperature range for the alloys and micromechanisms of failure with no improvement in the ductile-brittle transition temperature (DBTT). To continue the search of a tungsten material with lowered DBTT, a preliminary study of pure tunsgten and 0.005 wt.% potassium (K)-doped tungsten foils was also performed. These foils were industrially produced by sintering and hot and cold rolling. After that, they were annealed from 1073 to 2673 K to analyse the evolution of the microstructural and mechanical properties with increasing annealing temperature. The results revealed the stabilisation of the tungsten grains with increasing annealing temperature in the potassium-doped tungsten foil. However, additional studies need to be performed to gain a better understanding of the microstructure and mechanical properties of these materials such as fracture toughness.

Ti/Pd/Ag Contacts to n-Type GaAs for High Current Density Devices

The metallization stack Ti/Pd/Ag on n-type Si has been readily used in solar cells due to its low metal/semiconductor specific contact resistance, very high sheet conductance, bondability, long-term durability, and cost-effectiveness. In this study, the use of Ti/Pd/Ag metallization on n-type GaAs is examined, targeting electronic devices that need to handle high current densities and with grid-like contacts with limited surface coverage (i.e., solar cells, lasers, or light emitting diodes). Ti/Pd/Ag (50 nm/50 nm/1000 nm) metal layers were deposited on n-type GaAs by electron beam evaporation and the contact quality was assessed for different doping levels (from 1.3 × 1018 cm−3 to 1.6 × 1019 cm−3) and annealing temperatures (from 300°C to 750°C). The metal/semiconductor specific contact resistance, metal resistivity, and the morphology of the contacts were studied. The results show that samples doped in the range of 1018 cm−3 had Schottky-like I–V characteristics and only samples doped 1.6 × 1019 cm−3 exhibited ohmic behavior even before annealing. For the ohmic contacts, increasing annealing temperature causes a decrease in the specific contact resistance (ρ c,Ti/Pd/Ag ~ 5 × 10−4 Ω cm2). In regard to the metal resistivity, Ti/Pd/Ag metallization presents a very good metal conductivity for samples treated below 500°C (ρ M,Ti/Pd/Ag ~ 2.3 × 10−6 Ω cm); however, for samples treated at 750°C, metal resistivity is strongly degraded due to morphological degradation and contamination in the silver overlayer. As compared to the classic AuGe/Ni/Au metal system, the Ti/Pd/Ag system shows higher metal/semiconductor specific contact resistance and one order of magnitude lower metal resistivity.

Enhanced iron gettering by short, optimized low-temperature annealing after phosphorus emitter diffusion for industrial silicon solar cell processing

The introduction of a low-temperature (LT) tail after P emitter diffusion was shown to lead to considerable improvements in electron lifetime and solar cell performance by different researchers. So far, the drawback of the investigated extended gettering treatments has been the lack of knowledge about optimum annealing times and temperatures and the important increase in processing time. In this manuscript, we calculate optimum annealing temperatures of Fe-contaminated Si wafers for different annealing durations. Subsequently, it is shown theoretically and experimentally that a relatively short LT tail of 15 min can lead to a significant reduction of interstitial Fe and an increase in electron lifetime. Finally, we calculate the potential improvement of solar cell efficiency when such a short-tail extended P diffusion gettering is included in an industrial fabrication process.

Fabrication and characterization at high temperature of AlGaN/GaN enhancement HEMTs

Enhancement-mode (E-mode) high electron mobility transistors (HEMTs) based on a standard AlGaN/GaN heterostructure have been fabricated using two different methods: 19F implantation and fluorine-based plasma treatment. The need of a thermal annealing after both treatments has been proven in order to restore the ID and gm levels. DC characterization at high temperature has demonstrated that ID and gm decrease reversibly due to the reduction of the electron mobility and the drift velocity. Pulsed measurements (state period and variable pulse width) have been performed to study the self-heating effects.

On-Chip Thermal Monitoring: Design, Placement and Interconnection of Temperature Sensors

La temperatura es una preocupación que juega un papel protagonista en el diseño de circuitos integrados modernos. El importante aumento de las densidades de potencia que conllevan las últimas generaciones tecnológicas ha producido la aparición de gradientes térmicos y puntos calientes durante el funcionamiento normal de los chips. La temperatura tiene un impacto negativo en varios parámetros del circuito integrado como el retardo de las puertas, los gastos de disipación de calor, la fiabilidad, el consumo de energía, etc. Con el fin de luchar contra estos efectos nocivos, la técnicas de gestión dinámica de la temperatura (DTM) adaptan el comportamiento del chip en función en la información que proporciona un sistema de monitorización que mide en tiempo de ejecución la información térmica de la superficie del dado. El campo de la monitorización de la temperatura en el chip ha llamado la atención de la comunidad científica en los últimos años y es el objeto de estudio de esta tesis. Esta tesis aborda la temática de control de la temperatura en el chip desde diferentes perspectivas y niveles, ofreciendo soluciones a algunos de los temas más importantes. Los niveles físico y circuital se cubren con el diseño y la caracterización de dos nuevos sensores de temperatura especialmente diseñados para los propósitos de las técnicas DTM. El primer sensor está basado en un mecanismo que obtiene un pulso de anchura variable dependiente de la relación de las corrientes de fuga con la temperatura. De manera resumida, se carga un nodo del circuito y posteriormente se deja flotando de tal manera que se descarga a través de las corrientes de fugas de un transistor; el tiempo de descarga del nodo es la anchura del pulso. Dado que la anchura del pulso muestra una dependencia exponencial con la temperatura, la conversión a una palabra digital se realiza por medio de un contador logarítmico que realiza tanto la conversión tiempo a digital como la linealización de la salida. La estructura resultante de esta combinación de elementos se implementa en una tecnología de 0,35 _m. El sensor ocupa un área muy reducida, 10.250 nm2, y consume muy poca energía, 1.05-65.5nW a 5 muestras/s, estas cifras superaron todos los trabajos previos en el momento en que se publicó por primera vez y en el momento de la publicación de esta tesis, superan a todas las implementaciones anteriores fabricadas en el mismo nodo tecnológico. En cuanto a la precisión, el sensor ofrece una buena linealidad, incluso sin calibrar; se obtiene un error 3_ de 1,97oC, adecuado para tratar con las aplicaciones de DTM. Como se ha explicado, el sensor es completamente compatible con los procesos de fabricación CMOS, este hecho, junto con sus valores reducidos de área y consumo, lo hacen especialmente adecuado para la integración en un sistema de monitorización de DTM con un conjunto de monitores empotrados distribuidos a través del chip. Las crecientes incertidumbres de proceso asociadas a los últimos nodos tecnológicos comprometen las características de linealidad de nuestra primera propuesta de sensor. Con el objetivo de superar estos problemas, proponemos una nueva técnica para obtener la temperatura. La nueva técnica también está basada en las dependencias térmicas de las corrientes de fuga que se utilizan para descargar un nodo flotante. La novedad es que ahora la medida viene dada por el cociente de dos medidas diferentes, en una de las cuales se altera una característica del transistor de descarga |la tensión de puerta. Este cociente resulta ser muy robusto frente a variaciones de proceso y, además, la linealidad obtenida cumple ampliamente los requisitos impuestos por las políticas DTM |error 3_ de 1,17oC considerando variaciones del proceso y calibrando en dos puntos. La implementación de la parte sensora de esta nueva técnica implica varias consideraciones de diseño, tales como la generación de una referencia de tensión independiente de variaciones de proceso, que se analizan en profundidad en la tesis. Para la conversión tiempo-a-digital, se emplea la misma estructura de digitalización que en el primer sensor. Para la implementación física de la parte de digitalización, se ha construido una biblioteca de células estándar completamente nueva orientada a la reducción de área y consumo. El sensor resultante de la unión de todos los bloques se caracteriza por una energía por muestra ultra baja (48-640 pJ) y un área diminuta de 0,0016 mm2, esta cifra mejora todos los trabajos previos. Para probar esta afirmación, se realiza una comparación exhaustiva con más de 40 propuestas de sensores en la literatura científica. Subiendo el nivel de abstracción al sistema, la tercera contribución se centra en el modelado de un sistema de monitorización que consiste de un conjunto de sensores distribuidos por la superficie del chip. Todos los trabajos anteriores de la literatura tienen como objetivo maximizar la precisión del sistema con el mínimo número de monitores. Como novedad, en nuestra propuesta se introducen nuevos parámetros de calidad aparte del número de sensores, también se considera el consumo de energía, la frecuencia de muestreo, los costes de interconexión y la posibilidad de elegir diferentes tipos de monitores. El modelo se introduce en un algoritmo de recocido simulado que recibe la información térmica de un sistema, sus propiedades físicas, limitaciones de área, potencia e interconexión y una colección de tipos de monitor; el algoritmo proporciona el tipo seleccionado de monitor, el número de monitores, su posición y la velocidad de muestreo _optima. Para probar la validez del algoritmo, se presentan varios casos de estudio para el procesador Alpha 21364 considerando distintas restricciones. En comparación con otros trabajos previos en la literatura, el modelo que aquí se presenta es el más completo. Finalmente, la última contribución se dirige al nivel de red, partiendo de un conjunto de monitores de temperatura de posiciones conocidas, nos concentramos en resolver el problema de la conexión de los sensores de una forma eficiente en área y consumo. Nuestra primera propuesta en este campo es la introducción de un nuevo nivel en la jerarquía de interconexión, el nivel de trillado (o threshing en inglés), entre los monitores y los buses tradicionales de periféricos. En este nuevo nivel se aplica selectividad de datos para reducir la cantidad de información que se envía al controlador central. La idea detrás de este nuevo nivel es que en este tipo de redes la mayoría de los datos es inútil, porque desde el punto de vista del controlador sólo una pequeña cantidad de datos |normalmente sólo los valores extremos| es de interés. Para cubrir el nuevo nivel, proponemos una red de monitorización mono-conexión que se basa en un esquema de señalización en el dominio de tiempo. Este esquema reduce significativamente tanto la actividad de conmutación sobre la conexión como el consumo de energía de la red. Otra ventaja de este esquema es que los datos de los monitores llegan directamente ordenados al controlador. Si este tipo de señalización se aplica a sensores que realizan conversión tiempo-a-digital, se puede obtener compartición de recursos de digitalización tanto en tiempo como en espacio, lo que supone un importante ahorro de área y consumo. Finalmente, se presentan dos prototipos de sistemas de monitorización completos que de manera significativa superan la características de trabajos anteriores en términos de área y, especialmente, consumo de energía. Abstract Temperature is a first class design concern in modern integrated circuits. The important increase in power densities associated to recent technology evolutions has lead to the apparition of thermal gradients and hot spots during run time operation. Temperature impacts several circuit parameters such as speed, cooling budgets, reliability, power consumption, etc. In order to fight against these negative effects, dynamic thermal management (DTM) techniques adapt the behavior of the chip relying on the information of a monitoring system that provides run-time thermal information of the die surface. The field of on-chip temperature monitoring has drawn the attention of the scientific community in the recent years and is the object of study of this thesis. This thesis approaches the matter of on-chip temperature monitoring from different perspectives and levels, providing solutions to some of the most important issues. The physical and circuital levels are covered with the design and characterization of two novel temperature sensors specially tailored for DTM purposes. The first sensor is based upon a mechanism that obtains a pulse with a varying width based on the variations of the leakage currents on the temperature. In a nutshell, a circuit node is charged and subsequently left floating so that it discharges away through the subthreshold currents of a transistor; the time the node takes to discharge is the width of the pulse. Since the width of the pulse displays an exponential dependence on the temperature, the conversion into a digital word is realized by means of a logarithmic counter that performs both the timeto- digital conversion and the linearization of the output. The structure resulting from this combination of elements is implemented in a 0.35_m technology and is characterized by very reduced area, 10250 nm2, and power consumption, 1.05-65.5 nW at 5 samples/s, these figures outperformed all previous works by the time it was first published and still, by the time of the publication of this thesis, they outnumber all previous implementations in the same technology node. Concerning the accuracy, the sensor exhibits good linearity, even without calibration it displays a 3_ error of 1.97oC, appropriate to deal with DTM applications. As explained, the sensor is completely compatible with standard CMOS processes, this fact, along with its tiny area and power overhead, makes it specially suitable for the integration in a DTM monitoring system with a collection of on-chip monitors distributed across the chip. The exacerbated process fluctuations carried along with recent technology nodes jeop-ardize the linearity characteristics of the first sensor. In order to overcome these problems, a new temperature inferring technique is proposed. In this case, we also rely on the thermal dependencies of leakage currents that are used to discharge a floating node, but now, the result comes from the ratio of two different measures, in one of which we alter a characteristic of the discharging transistor |the gate voltage. This ratio proves to be very robust against process variations and displays a more than suficient linearity on the temperature |1.17oC 3_ error considering process variations and performing two-point calibration. The implementation of the sensing part based on this new technique implies several issues, such as the generation of process variations independent voltage reference, that are analyzed in depth in the thesis. In order to perform the time-to-digital conversion, we employ the same digitization structure the former sensor used. A completely new standard cell library targeting low area and power overhead is built from scratch to implement the digitization part. Putting all the pieces together, we achieve a complete sensor system that is characterized by ultra low energy per conversion of 48-640pJ and area of 0.0016mm2, this figure outperforms all previous works. To prove this statement, we perform a thorough comparison with over 40 works from the scientific literature. Moving up to the system level, the third contribution is centered on the modeling of a monitoring system consisting of set of thermal sensors distributed across the chip. All previous works from the literature target maximizing the accuracy of the system with the minimum number of monitors. In contrast, we introduce new metrics of quality apart form just the number of sensors; we consider the power consumption, the sampling frequency, the possibility to consider different types of monitors and the interconnection costs. The model is introduced in a simulated annealing algorithm that receives the thermal information of a system, its physical properties, area, power and interconnection constraints and a collection of monitor types; the algorithm yields the selected type of monitor, the number of monitors, their position and the optimum sampling rate. We test the algorithm with the Alpha 21364 processor under several constraint configurations to prove its validity. When compared to other previous works in the literature, the modeling presented here is the most complete. Finally, the last contribution targets the networking level, given an allocated set of temperature monitors, we focused on solving the problem of connecting them in an efficient way from the area and power perspectives. Our first proposal in this area is the introduction of a new interconnection hierarchy level, the threshing level, in between the monitors and the traditional peripheral buses that applies data selectivity to reduce the amount of information that is sent to the central controller. The idea behind this new level is that in this kind of networks most data are useless because from the controller viewpoint just a small amount of data |normally extreme values| is of interest. To cover the new interconnection level, we propose a single-wire monitoring network based on a time-domain signaling scheme that significantly reduces both the switching activity over the wire and the power consumption of the network. This scheme codes the information in the time domain and allows a straightforward obtention of an ordered list of values from the maximum to the minimum. If the scheme is applied to monitors that employ TDC, digitization resource sharing is achieved, producing an important saving in area and power consumption. Two prototypes of complete monitoring systems are presented, they significantly overcome previous works in terms of area and, specially, power consumption.

Temperature Sensor Placement Including Routing Overhead and Sampling Inaccuracies

Dynamic thermal management techniques require a collection of on-chip thermal sensors that imply a significant area and power overhead. Finding the optimum number of temperature monitors and their location on the chip surface to optimize accuracy is an NP-hard problem. In this work we improve the modeling of the problem by including area, power and networking constraints along with the consideration of three inaccuracy terms: spatial errors, sampling rate errors and monitor-inherent errors. The problem is solved by the simulated annealing algorithm. We apply the algorithm to a test case employing three different types of monitors to highlight the importance of the different metrics. Finally we present a case study of the Alpha 21364 processor under two different constraint scenarios.

Optical properties and microstructure of 2.02-3.30 eV ZnCdO nanowires: effect of thermal annealing

ZnCdO nanowires with up to 45% Cd are demonstrated showing room temperature photoluminescence (PL) down to 2.02 eV and a radiative efficiency similar to that of ZnO nanowires. Analysis of the microstructure in individual nanowires confirms the presence of a single wurtzite phase even at the highest Cd contents, with a homogeneous distribution of Cd both in the longitudinal and transverse directions. Thermal annealing at 550 °C yields an overall improvement of the PL, which is blue-shifted as a result of the homogeneous decrease of Cd throughout the nanowire, but the single wurtzite structure is fully maintained.

Technology and characterization of GaN-HEMTs devices: high temperature and trapping effects

Los transistores de alta movilidad electrónica basados en GaN han sido objeto de una extensa investigación ya que tanto el GaN como sus aleaciones presentan unas excelentes propiedades eléctricas (alta movilidad, elevada concentración de portadores y campo eléctrico crítico alto). Aunque recientemente se han incluido en algunas aplicaciones comerciales, su expansión en el mercado está condicionada a la mejora de varios asuntos relacionados con su rendimiento y habilidad. Durante esta tesis se han abordado algunos de estos aspectos relevantes; por ejemplo, la fabricación de enhancement mode HEMTs, su funcionamiento a alta temperatura, el auto calentamiento y el atrapamiento de carga. Los HEMTs normalmente apagado o enhancement mode han atraído la atención de la comunidad científica dedicada al desarrollo de circuitos amplificadores y conmutadores de potencia, ya que su utilización disminuiría significativamente el consumo de potencia; además de requerir solamente una tensión de alimentación negativa, y reducir la complejidad del circuito y su coste. Durante esta tesis se han evaluado varias técnicas utilizadas para la fabricación de estos dispositivos: el ataque húmedo para conseguir el gate-recess en heterostructuras de InAl(Ga)N/GaN; y tratamientos basados en flúor (plasma CF4 e implantación de F) de la zona debajo de la puerta. Se han llevado a cabo ataques húmedos en heteroestructuras de InAl(Ga)N crecidas sobre sustratos de Si, SiC y zafiro. El ataque completo de la barrera se consiguió únicamente en las muestras con sustrato de Si. Por lo tanto, se puede deducir que la velocidad de ataque depende de la densidad de dislocaciones presentes en la estructura, ya que el Si presenta un peor ajuste del parámetro de red con el GaN. En relación a los tratamientos basados en flúor, se ha comprobado que es necesario realizar un recocido térmico después de la fabricación de la puerta para recuperar la heteroestructura de los daños causados durante dichos tratamientos. Además, el estudio de la evolución de la tensión umbral con el tiempo de recocido ha demostrado que en los HEMTs tratados con plasma ésta tiende a valores más negativos al aumentar el tiempo de recocido. Por el contrario, la tensión umbral de los HEMTs implantados se desplaza hacia valores más positivos, lo cual se atribuye a la introducción de iones de flúor a niveles más profundos de la heterostructura. Los transistores fabricados con plasma presentaron mejor funcionamiento en DC a temperatura ambiente que los implantados. Su estudio a alta temperatura ha revelado una reducción del funcionamiento de todos los dispositivos con la temperatura. Los valores iniciales de corriente de drenador y de transconductancia medidos a temperatura ambiente se recuperaron después del ciclo térmico, por lo que se deduce que dichos efectos térmicos son reversibles. Se han estudiado varios aspectos relacionados con el funcionamiento de los HEMTs a diferentes temperaturas. En primer lugar, se han evaluado las prestaciones de dispositivos de AlGaN/GaN sobre sustrato de Si con diferentes caps: GaN, in situ SiN e in situ SiN/GaN, desde 25 K hasta 550 K. Los transistores con in situ SiN presentaron los valores más altos de corriente drenador, transconductancia, y los valores más bajos de resistencia-ON, así como las mejores características en corte. Además, se ha confirmado que dichos dispositivos presentan gran robustez frente al estrés térmico. En segundo lugar, se ha estudiado el funcionamiento de transistores de InAlN/GaN con diferentes diseños y geometrías. Dichos dispositivos presentaron una reducción casi lineal de los parámetros en DC en el rango de temperaturas de 25°C hasta 225°C. Esto se debe principalmente a la dependencia térmica de la movilidad electrónica, y también a la reducción de la drift velocity con la temperatura. Además, los transistores con mayores longitudes de puerta mostraron una mayor reducción de su funcionamiento, lo cual se atribuye a que la drift velocity disminuye más considerablemente con la temperatura cuando el campo eléctrico es pequeño. De manera similar, al aumentar la distancia entre la puerta y el drenador, el funcionamiento del HEMT presentó una mayor reducción con la temperatura. Por lo tanto, se puede deducir que la degradación del funcionamiento de los HEMTs causada por el aumento de la temperatura depende tanto de la longitud de la puerta como de la distancia entre la puerta y el drenador. Por otra parte, la alta densidad de potencia generada en la región activa de estos transistores conlleva el auto calentamiento de los mismos por efecto Joule, lo cual puede degradar su funcionamiento y Habilidad. Durante esta tesis se ha desarrollado un simple método para la determinación de la temperatura del canal basado en medidas eléctricas. La aplicación de dicha técnica junto con la realización de simulaciones electrotérmicas han posibilitado el estudio de varios aspectos relacionados con el autocalentamiento. Por ejemplo, se han evaluado sus efectos en dispositivos sobre Si, SiC, y zafiro. Los transistores sobre SiC han mostrado menores efectos gracias a la mayor conductividad térmica del SiC, lo cual confirma el papel clave que desempeña el sustrato en el autocalentamiento. Se ha observado que la geometría del dispositivo tiene cierta influencia en dichos efectos, destacando que la distribución del calor generado en la zona del canal depende de la distancia entre la puerta y el drenador. Además, se ha demostrado que la temperatura ambiente tiene un considerable impacto en el autocalentamiento, lo que se atribuye principalmente a la dependencia térmica de la conductividad térmica de las capas y sustrato que forman la heterostructura. Por último, se han realizado numerosas medidas en pulsado para estudiar el atrapamiento de carga en HEMTs sobre sustratos de SiC con barreras de AlGaN y de InAlN. Los resultados obtenidos en los transistores con barrera de AlGaN han presentado una disminución de la corriente de drenador y de la transconductancia sin mostrar un cambio en la tensión umbral. Por lo tanto, se puede deducir que la posible localización de las trampas es la región de acceso entre la puerta y el drenador. Por el contrario, la reducción de la corriente de drenador observada en los dispositivos con barrera de InAlN llevaba asociado un cambio significativo en la tensión umbral, lo que implica la existencia de trampas situadas en la zona debajo de la puerta. Además, el significativo aumento del valor de la resistencia-ON y la degradación de la transconductancia revelan la presencia de trampas en la zona de acceso entre la puerta y el drenador. La evaluación de los efectos del atrapamiento de carga en dispositivos con diferentes geometrías ha demostrado que dichos efectos son menos notables en aquellos transistores con mayor longitud de puerta o mayor distancia entre puerta y drenador. Esta dependencia con la geometría se puede explicar considerando que la longitud y densidad de trampas de la puerta virtual son independientes de las dimensiones del dispositivo. Finalmente se puede deducir que para conseguir el diseño óptimo durante la fase de diseño no sólo hay que tener en cuenta la aplicación final sino también la influencia que tiene la geometría en los diferentes aspectos estudiados (funcionamiento a alta temperatura, autocalentamiento, y atrapamiento de carga). ABSTRACT GaN-based high electron mobility transistors have been under extensive research due to the excellent electrical properties of GaN and its related alloys (high carrier concentration, high mobility, and high critical electric field). Although these devices have been recently included in commercial applications, some performance and reliability issues need to be addressed for their expansion in the market. Some of these relevant aspects have been studied during this thesis; for instance, the fabrication of enhancement mode HEMTs, the device performance at high temperature, the self-heating and the charge trapping. Enhancement mode HEMTs have become more attractive mainly because their use leads to a significant reduction of the power consumption during the stand-by state. Moreover, they enable the fabrication of simpler power amplifier circuits and high-power switches because they allow the elimination of negativepolarity voltage supply, reducing significantly the circuit complexity and system cost. In this thesis, different techniques for the fabrication of these devices have been assessed: wet-etching for achieving the gate-recess in InAl(Ga)N/GaN devices and two different fluorine-based treatments (CF4 plasma and F implantation). Regarding the wet-etching, experiments have been carried out in InAl(Ga)N/GaN grown on different substrates: Si, sapphire, and SiC. The total recess of the barrier was achieved after 3 min of etching in devices grown on Si substrate. This suggests that the etch rate can critically depend on the dislocations present in the structure, since the Si exhibits the highest mismatch to GaN. Concerning the fluorine-based treatments, a post-gate thermal annealing was required to recover the damages caused to the structure during the fluorine-treatments. The study of the threshold voltage as a function of this annealing time has revealed that in the case of the plasma-treated devices it become more negative with the time increase. On the contrary, the threshold voltage of implanted HEMTs showed a positive shift when the annealing time was increased, which is attributed to the deep F implantation profile. Plasma-treated HEMTs have exhibited better DC performance at room temperature than the implanted devices. Their study at high temperature has revealed that their performance decreases with temperature. The initial performance measured at room temperature was recovered after the thermal cycle regardless of the fluorine treatment; therefore, the thermal effects were reversible. Thermal issues related to the device performance at different temperature have been addressed. Firstly, AlGaN/GaN HEMTs grown on Si substrate with different cap layers: GaN, in situ SiN, or in situ SiN/GaN, have been assessed from 25 K to 550 K. In situ SiN cap layer has been demonstrated to improve the device performance since HEMTs with this cap layer have exhibited the highest drain current and transconductance values, the lowest on-resistance, as well as the best off-state characteristics. Moreover, the evaluation of thermal stress impact on the device performance has confirmed the robustness of devices with in situ cap. Secondly, the high temperature performance of InAlN/GaN HEMTs with different layouts and geometries have been assessed. The devices under study have exhibited an almost linear reduction of the main DC parameters operating in a temperature range from room temperature to 225°C. This was mainly due to the thermal dependence of the electron mobility, and secondly to the drift velocity decrease with temperature. Moreover, HEMTs with large gate length values have exhibited a great reduction of the device performance. This was attributed to the greater decrease of the drift velocity for low electric fields. Similarly, the increase of the gate-to-drain distance led to a greater reduction of drain current and transconductance values. Therefore, this thermal performance degradation has been found to be dependent on both the gate length and the gate-to-drain distance. It was observed that the very high power density in the active region of these transistors leads to Joule self-heating, resulting in an increase of the device temperature, which can degrade the device performance and reliability. A simple electrical method have been developed during this work to determine the channel temperature. Furthermore, the application of this technique together with the performance of electro-thermal simulations have enabled the evaluation of different aspects related to the self-heating. For instance, the influence of the substrate have been confirmed by the study of devices grown on Si, SiC, and Sapphire. HEMTs grown on SiC substrate have been confirmed to exhibit the lowest self-heating effects thanks to its highest thermal conductivity. In addition to this, the distribution of the generated heat in the channel has been demonstrated to be dependent on the gate-to-drain distance. Besides the substrate and the geometry of the device, the ambient temperature has also been found to be relevant for the self-heating effects, mainly due to the temperature-dependent thermal conductivity of the layers and the substrate. Trapping effects have been evaluated by means of pulsed measurements in AlGaN and InAIN barrier devices. AlGaN barrier HEMTs have exhibited a de crease in drain current and transconductance without measurable threshold voltage change, suggesting the location of the traps in the gate-to-drain access region. On the contrary, InAIN barrier devices have showed a drain current associated with a positive shift of threshold voltage, which indicated that the traps were possibly located under the gate region. Moreover, a significant increase of the ON-resistance as well as a transconductance reduction were observed, revealing the presence of traps on the gate-drain access region. On the other hand, the assessment of devices with different geometries have demonstrated that the trapping effects are more noticeable in devices with either short gate length or the gate-to-drain distance. This can be attributed to the fact that the length and the trap density of the virtual gate are independent on the device geometry. Finally, it can be deduced that besides the final application requirements, the influence of the device geometry on the performance at high temperature, on the self-heating, as well as on the trapping effects need to be taken into account during the device design stage to achieve the optimal layout.