Improving the capacity of software acquisition management: An Alternative methodology

The acquisition of the information system technologies using the services of an external supplier could be the the best options to reduce the implementation and maintenance cost of software solutions, and allows a company to improve the efficient use of its resources. The focus of this paper is to outline a methodology structure for the software acquisition management. The methodology proposed in this paper is the result of the study and the convergence of the weakness and strengths of some models (CMMI, SA-CMM, ISO/IEC TR 15504, COBIT, and ITIL) that include the software acquisition process.

Assessment of "mobile mapping system": A GIS-based support methodology

In this article, the authors examine the current status of different elements that integrate the landscape of the municipality of Olias del Rey in Toledo (Spain). A methodology for the study of rural roads, activity farming and local hunting management. We used Geographic Information Technologies (GIT) in order to optimize spatial information including the design of a Geographic Information System (GIS). In the acquisition of field data we have used vehicle "mobile mapping" instrumentation equipped with GNSS, LiDAR, digital cameras and odometer. The main objective is the integration of geoinformation and geovisualization of the information to provide a fundamental tool for rural planning and management.

Sistema de información geográfica Campus Sur UPM

El proyecto que he realizado ha consistido en la creación de un sistema de información geográfica para el Campus Sur UPM, que puede servir de referencia para su implantación en cualquier otro campus universitario. Esta idea surge de la necesidad por parte de los usuarios de un campus de disponer de una herramienta que les permita consultar la información de los distintos lugares y servicios del campus, haciendo especial hincapié en su localización geográfica. Para ello ha sido necesario estudiar las tecnologías actuales que permiten implementar un sistema de información geográfica, dando lugar al sistema propuesto, que consiste en un conjunto de medios informáticos (hardware y software), que van a permitir al personal del campus obtener la información y localización de los elementos del campus desde su móvil. Tras realizar un análisis de los requisitos y funcionalidades que debía tener el sistema, el proyecto ha consistido en el diseño e implementación de dicho sistema. La información a consultar estará almacenada y disponible para su consulta en un equipo servidor accesible para el personal del campus. Para ello, durante la realización del proyecto, ha sido necesario crear un modelo de datos basado en el campus y cargar los datos geográficos de utilidad en una base de datos. Todo esto ha sido realizado mediante el producto software Smallword Core 4.2. Además, ha sido también necesario desplegar un software servidor que permita a los usuarios consultar dichos datos desde sus móviles vía WIFI o Internet, el producto utilizado para este fin ha sido Smallworld Geospatial Server 4.2. Para la realización de las consultas se han utilizado los servicios WMS(Web Map Service) y WFS(Web Feature Service) definidos por el OGC(Open Geospatial Consortium). Estos servicios están adaptados para la consulta de información geográfica. El sistema también está compuesto por una aplicación para dispositivos móviles con sistema operativo Android, que permite a los usuarios del sistema consultar y visualizar la información geográfica del campus. Dicha aplicación ha sido diseñada y programada a lo largo de la realización del proyecto. Para la realización de este proyecto también ha sido necesario un estudio del presupuesto que supondría una implantación real del sistema y el mantenimiento que implicaría tener el sistema actualizado. Por último, el proyecto incluye una breve descripción de las tecnologías futuras que podrían mejorar las funcionalidades del sistema: la realidad aumentada y el posicionamiento en el interior de edificios. ABSTRACT. The project I've done has been to create a geographic information system for the Campus Sur UPM, which can serve as a reference for implementation in any other college campus. This idea arises from the need for the campus users to have a tool that allows them to view information from different places and services, with particular emphasis on their geographical location. It has been necessary to study the current technologies that allow implementing a geographic information system, leading to the proposed system, which consists of a set of computer resources (hardware and software) that will allow campus users to obtain information and location of campus components from their mobile phones. Following an analysis of the requirements and functionalities that the system should have, the project involved the design and implementation of the system . The information will be stored and available on a computer server accessible to campus users. Accordingly, during the project, it was necessary to create a data model based on campus data and load this data in a database. All this has been done by Smallword Core 4.2 software product. In addition, it has also been necessary to deploy a server software that allows users to query the data from their phones via WIFI or Internet, the product used for this purpose has been Smallworld Geospatial Server 4.2 . To carry out the consultations have used the services WMS (Web Map Service) and WFS (Web Feature Service) defined by the OGC (Open Geospatial Consortium). These services are tailored to the geographic information retrieval. The system also consists of an application for mobile devices with Android operating system, which allows users to query and display geographic information related to the campus. This application has been designed and programmed over the project. For the realization of this project has also been necessary to study the budget that would be a real system implementation and the maintenance that would have the system updated. Finally, the project includes a brief description of future technologies that could improve the system's functionality: augmented reality and positioning inside the buildings.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Propuesta de un modelo de sistema de información interorganizacional: aplicación en el sector de la domótica para la gestión de servicios del hogar digital

El sector de la edificación es uno de los principales sectores económicos en España y, además, es un componente básico de la actividad económica y social, debido a su importante papel como generador de empleo, proveedor de bienes e incentivador del crecimiento. Curiosamente, es uno de los sectores con menos regulación y organización y que, además, está formado mayoritariamente por empresas de pequeña y mediana dimensión (pymes) que, por su menor capacidad, a menudo, se quedan detrás de las grandes empresas en términos de adopción de soluciones innovadoras. La complejidad en la gestión de toda la información relacionada con un proyecto de edificación ha puesto de manifiesto claras ineficiencias que se traducen en un gasto innecesario bastante representativo. La información y los conocimientos aprendidos rara vez son transmitidos de una fase a otra dentro del proyecto de edificación y, mucho menos, reutilizados en otros proyectos similares. De este modo, no sólo se produce un gasto innecesario, sino que incluso podemos encontrar información contradictoria y obsoleta y, por tanto, inútil para la toma de decisiones. A lo largo de los años, esta situación ha sido motivada por la propia configuración del sector, poniendo de manifiesto la necesidad de una solución que pudiera solventar este reto de gestión interorganizacional. Así, la cooperación interorganizacional se ha convertido en un factor clave para mejorar la competitividad de las organizaciones, típicamente pymes, que componen el sector de la edificación. La información es la piedra angular de cualquier proceso de negocio. Durante la última década, una amplia gama de industrias han experimentado importantes mejoras de productividad con la aplicación eficiente de las TIC, asociadas, principalmente, a incrementos en la velocidad de proceso de información y una mayor coherencia en la generación de datos, accesibilidad e intercambio de información. La aplicación eficaz de las TIC en el sector de la edificación requiere una combinación de aspectos estratégicos y tácticos, puesto que no sólo se trata de utilizar soluciones puntuales importadas de otros sectores para su aplicación en diferentes áreas, sino que se buscaría que la información multi-agente estuviera integrada y sea coherente para los proyectos de edificación. El sector de la construcción ha experimentado un descenso significativo en los últimos años en España y en Europa como resultado de la crisis financiera que comenzó en 2007. Esta disminución está acompañada de una baja penetración de las TIC en la interorganizacionales orientadas a los procesos de negocio. El descenso del mercado ha provocado una desaceleración en el sector de la construcción, donde sólo las pymes flexibles han sido capaces de mantener el ritmo a pesar de la especialización y la innovación en los servicios adaptados a las nuevas demandas del mercado. La industria de la edificación está muy fragmentada en comparación con otras industrias manufactureras. El alto grado de esta fragmentación está íntimamente relacionado con un impacto significativo en la productividad y el rendimiento. Muchos estudios de investigación han desarrollado y propuesto una serie de modelos de procesos integrados. Por desgracia, en la actualidad todavía no se está en condiciones para la formalización de cómo debe ser la comunicación y el intercambio de información durante el proceso de construcción. El paso del proceso secuencial tradicional a los procesos de interdependencia recíproca sin lugar a duda son una gran demanda asociada a la comunicación y el flujo de información en un proyecto de edificación. Recientemente se está poniendo mucho énfasis en los servicios para el hogar como un primer paso hacia esta mejora en innovación ya que la industria de los servicios digitales interactivos tiene un alto potencial para generar innovación y la ventaja estratégica para las empresas existentes. La multiplicidad de servicios para el hogar digital (HD) y los proveedores de servicios demandan, cada vez más, la aparición de una plataforma capaz de coordinar a todos los agentes del sector con el usuario final. En consecuencia, las estructuras organizacionales tienden a descentralizarse en busca de esa coordinación y, como respuesta a esta demanda, se plantea, también en este ámbito, el concepto de cooperación interorganizacional. Por lo tanto, ambos procesos de negocio -el asociado a la construcción y el asociado a la provisión de servicios del hogar digital, también considerado como la propia gestión de ese hogar digital o edificio, inteligente o no- deben de ser vistos en su conjunto mediante una plataforma tecnológica que les dé soporte y que pueda garantizar la agregación e integración de los diversos procesos, relacionados con la construcción y gestión, que se suceden durante el ciclo de vida de un edificio. Sobre esta idea y atendiendo a la evolución permanente de los sistemas de información en un entorno de interrelación y cooperación daría lugar a una aplicación del concepto de sistema de información interorganizacional (SIIO). El SIIO proporciona a las organizaciones la capacidad para mejorar los vínculos entre los socios comerciales a lo largo de la cadena de suministro, por lo que su importancia ha sido reconocida por organizaciones de diversos sectores. Sin embargo, la adopción de un SIIO en diferentes ámbitos ha demostrado ser complicada y con una alta dependencia de las características particulares de cada sector, siendo, en este momento, una línea de investigación abierta. Para contribuir a esta línea de investigación, este trabajo pretende recoger, partiendo de una revisión de la literatura relacionada, un enfoque en un modelo de adopción de un SIIO para el objeto concreto de esta investigación. El diseño de un SIIO está basado principalmente, en la identificación de las necesidades de información de cada uno de sus agentes participantes, de ahí la importancia en concretar un modelo de SIIO en el ámbito de este trabajo. Esta tesis doctoral presenta el modelo de plataforma virtual de la asociación entre diferentes agentes del sector de la edificación, el marco de las relaciones, los flujos de información correspondientes a diferentes procesos y la metodología que subyace tras el propio modelo, todo ello, con el objeto de contribuir a un modelo unificado que dé soporte tanto a los procesos relacionados con la construcción como con la gestión de servicios en el hogar digital y permitiendo cubrir los requisitos importantes que caracterizan este tipo de proyectos: flexibilidad, escalabilidad y robustez. El SIIO se ha convertido en una fuente de innovación y una herramienta estratégica que permite a las pymes obtener ventajas competitivas. Debido a la complejidad inherente de la adopción de un SIIO, esta investigación extiende el modelo teórico de adopción de un SIIO de Kurnia y Johnston (2000) con un modelo empírico para la caracterización de un SIIO. El modelo resultante tiene como objetivo fomentar la innovación de servicios en el sector mediante la identificación de los factores que influyen en la adopción de un SIIO por las pymes en el sector de la edificación como fuente de ventaja competitiva y de colaboración. Por tanto, esta tesis doctoral, proyectada sobre una investigación empírica, proporciona un enfoque para caracterizar un modelo de SIIO que permita dar soporte a la gestión integrada de los procesos de construcción y gestión de servicios para el hogar digital. La validez del modelo de SIIO propuesto, como fuente y soporte de ventajas competitivas, está íntimamente relacionada con la necesidad de intercambio de información rápido y fiable que demandan los agentes del sector para mejorar la gestión de su interrelación y cooperación con el fin de abordar proyectos más complejos en el sector de la edificación, relacionados con la implantación del hogar digital, y contribuyendo, así a favorecer el desarrollo de la sociedad de la información en el segmento residencial. ABSTRACT The building industry is the largest industry in the world. Land purchase, building design, construction, furnishing, building equipment, operations maintenance and the disposition of real estate have an unquestionable prominence not only at economic but also at social level. In Spain, the building sector is one of the main drivers of economy and also a basic component of economic activity and its role in generating employment, supply of goods or incentive for growth is crucial in the evolution of the economy. Surprisingly, it is one of the sectors with less regulation and organization. Another consistent problem is that, in this sector, the majority of companies are small and medium (SMEs), and often behind large firms in terms of their adoption of innovative solutions. The complexity of managing all information related to this industry has lead to a waste of money and time. The information and knowledge gathered is frequently stored in multiple locations, involving the work of thousands of people, and is rarely transferred on to the next phase. This approach is inconsistent and makes that incorrect information is used for decisions. This situation needs a viable solution for interorganizational information management. So, interorganizational co-operation has become a key factor for organization competitiveness within the building sector. Information is the cornerstone of any business process. Therefore, information and communication technologies (ICT) offer a means to change the way business is conducted. During the last decade, significant productivity improvements were experienced by a wide range of industries with ICT implementation. ICT has provided great advantages in speed of operation, consistency of data generation, accessibility and exchange of information. The wasted money resulting from reentering information, errors and omissions caused through poor decisions and actions, and the delays caused while waiting for information, represent a significant percentage of the global benefits. The effective application of ICT in building construction sector requires a combination of strategic and tactical developments. The building sector has experienced a significant decline in recent years in Spain and in Europe as a result of the financial crisis that began in 2007. This drop goes hand in hand with a low penetration of ICT in inter-organizational-oriented business processes. The market decrease has caused a slowdown in the building sector, where only flexible SMEs have been able to keep the pace though specialization and innovation in services adapted to new market demands. The building industry is highly fragmented compared with other manufacturing industries. This fragmentation has a significant negative impact on productivity and performance. Many research studies have developed and proposed a number of integrated process models. Unfortunately, these studies do not suggest how communication and information exchange within the construction process can be achieved, without duplication or lost in quality. A change from the traditional sequential process to reciprocal interdependency processes would increase the demand on communication and information flow over the edification project. Focusing on home services, the digital interactive service industry has the potential to generate innovation and strategic advantage for existing business. Multiplicity of broadband home services (BHS) and suppliers suggest the need for a figure able to coordinate all the agents in sector with the final user. Consequently, organizational structures tend to be decentralized. Responding to this fact, the concept of interorganizational co-operation also is raising in the residential market. Therefore, both of these business processes, building and home service supply, must be complemented with a technological platform that supports these processes and guarantees the aggregation and integration of the several services over building lifecycle. In this context of a technological platform and the permanent evolution of information systems is where the relevance of the concept of inter-organizational information system (IOIS) emerges. IOIS improves linkages between trading partners along the supply chain. However, IOIS adoption has proved to be difficult and not fully accomplished yet. This research reviews the literature in order to focus a model of IOIS adoption. This PhD Thesis presents a model of virtual association, a framework of the relationships, an identification of the information requirements and the corresponding information flows, using the multi-agent system approach. IOIS has become a source of innovation and a strategic tool for SMEs to obtain competitive advantage. Because of the inherent complexity of IOIS adoption, this research extends Kurnia and Johnston’s (2000) theoretical model of IOIS adoption with an empirical model of IOIS characterization. The resultant model aims to foster further service innovation in the sector by identifying the factors influencing IOIS adoption by the SMEs in the building sector as a source of competitive and collaborative advantage. Therefore, this PhD Thesis characterizes an IOIS model to support integrated management of building processes and home services. IOIS validity, as source and holder of competitive advantages, is related to the need for reliable information interchanges to improve interrelationship management. The final goal is to favor tracking of more complex projects in building sector and to contribute to consolidation of the information society through the provision of broadband home services and home automation.

Propuesta de un sistema para detección precoz de trastornos del lenguaje en niños de 0 a 6 años

Las Tecnologías de la Información y las Comunicaciones han propiciado avances en el contexto de la salud tanto en la gestión efectiva de información socio‐sanitaria de forma electrónica, como en la provisión de servicios de e‐salud y telemedicina. Los antecedentes de investigación publicados en esta área corroboran este hecho presentando las mejoras experimentadas en la atención de la población y en la provisión de servicios sanitarios. La atención temprana, cuyos principios científicos se fundamentan en los campos de la pediatría, neurología, psicología, psiquiatría, pedagogía, fisiatría y lingüística, entre otros, tiene como finalidad ofrecer a los niños con déficit o con riesgo de padecerlos un conjunto de acciones optimizadoras y compensadoras, que faciliten su adecuada maduración en todos los ámbitos y que les permita alcanzar el máximo nivel de desarrollo personal y de integración social. La detección de posibles alteraciones en el desarrollo infantil es un aspecto clave de la atención temprana en la medida en que puede posibilitar la puesta en marcha de diversos mecanismos de actuación disponibles en las entidades implicadas, valiosos para la calidad de vida de la persona. Cuanto antes se realice la detección, existen mayores garantías de prevenir patologías añadidas, lograr mejoras funcionales y posibilitar un ajuste más adaptativo entre el niño y su entorno. El objetivo de la investigación presentada en esta tesis doctoral es analizar, diseñar, verificar y validar un sistema de información abierto, basado en conocimiento, que facilite efectivamente a los profesionales que trabajan con la población infantil entre 0 y 6 años la detección precoz de posibles trastornos del lenguaje. Desde el punto de vista metodológico, la Ingeniería del Conocimiento ofrece un marco conceptual sólido que permite desarrollar y validar Sistemas de Ayuda a la Toma de Decisiones distribuidos y escalables, capaces de ayudar al pediatra de Atención Primaria y al educador infantil en la detección precoz de posibles trastornos del lenguaje en niños. La evaluación del sistema se ha realizado de forma incremental mediante el diseño y validación de pruebas de campo experimentales consistentes en la evaluación de niños en dos escenarios distintos: la escuela infantil y el centro de atención temprana. Los experimentos realizados en poblaciones distintas con alrededor de 344 niños durante 2 años, han permitido contrastar la buena adecuación del sistema propuesto a las necesidades de detección de los profesionales que trabajan con niños entre 0 y 6 años. La tesis resultante ha permitido caracterizar el uso del sistema en entornos reales, conocer la aceptación entre los usuarios y su impacto en la provisión de un servicio de atención temprana como el descrito para el correcto seguimiento del desarrollo del lenguaje en los niños, además de proponer un nuevo modelo de atención y evaluación cooperativa que permita incrementar el conocimiento experimental existente al respecto. ABSTRACT The Information and Communication Technology have led to advances in the context of health both in the effective management of socio‐health information electronically, and in the provision of e‐health and telemedicine. The history of research published in this area confirm this fact by presenting the improvements in the care of the population and the provision of health services. Early attention, whose scientific principles are based on the fields of pediatrics, neurology, psychology, psychiatry, pedagogy, physical medicine and linguistics, among others, aims to provide children with deficits or risk of suffering a set of enhancer actions, which facilitate adequate maturation in all areas and allow them to achieve the highest level of personal development and social integration. The detection of possible changes in child development is a key aspect of early intervention to the extent that it can enable the implementation of different mechanisms of action available to the entities involved, valuable to the quality of life of the person. The earlier the detection is made, there are more guarantees added to prevent diseases, achieving functional improvements and enable a more adaptive fit between the child and his environment. The aim of the research presented is to analyze, design, verify and validate an open information system, based on knowledge, which effectively provide professionals working with the child population between 0 and 6 years, in processes of early detection of language disorders. From the methodological point of view, Knowledge Engineering provides a solid conceptual framework to develop and validate a distributed and scalable decision support systems aim to assist pediatricians and language therapists at early identification and referral of language disorder in childhood. The system evaluation was performed incrementally with the design and validation of consistent experimental field tests in the assessment of children in two different scenarios: the nursery and early intervention center. Experiments in different populations with about 344 children over 2 years, allowed to testing the adequacy of the proposed good detection needs of professionals working with children between 0 and 6 years old system. The resulting thesis has allowed to formalizing the system at real environments and to identifying the acceptance by users as well as its impact on the provision of an early intervention service, such as the one described for the proper monitoring of language development in children. In addition, it proposes a new model of care and cooperative evaluation that lets to increase the existing experimental knowledge about it.

Creating and modelling personal socio-economic networks in on-line banking

The banking industry is observing how new competitors threaten its millennial business model by targeting unbanked people, offering new financial services to their customer base, and even enabling new channels for existing services and customers. The knowledge on users, their behaviour, and expectations become a key asset in this new context. Well aware of this situation, the Center for Open Middleware, a joint technology center created by Santander Bank and Universidad Politécnica de Madrid, has launched a set of initiatives to allow the experimental analysis and management of socio-economic information. PosdataP2P service is one of them, which seeks to model the economic ties between the holders of university smart cards, leveraging on the social networks the holders are subscribed to. In this paper we describe the design principles guiding the development of the system, its architecture and some implementation details.

Grupos estratégicos: su influencia en el desempeño y la eficiencia de la industria bancaria venezolana y su relación con la cobertura geográfica

Esta investigación se centra en determinar los grupos estratégicos (GE) de la industria bancaria venezolana y su influencia sobre el desempeño en el sector, así como su relación con la cobertura y la exclusión geográfica, durante el período 2008-2010. El test M de Box demostró que hubo inestabilidad financiera durante este lapso de tiempo, por ello se evaluó el comportamiento de los GE en cada año de estudio. La muestra se constituyó para el año 2008 por 58 entidades financieras, en el año 2009 por 52 entidades bancarias y para el período 2010 por sólo 39 instituciones. Antes de la aplicación del análisis cluster a las variables de alcance de la estrategia y recursos comprometidos, se realizó un análisis de componentes principales para determinar la relación entre estas variables y detectar valores atípicos; mientras que para distinguir las estrategias que caracterizaron a los grupos se siguió el procedimiento de uso común propuesto por Amel y Rhoades (1988), y se reforzó con la realización de las pruebas de contraste de medias o medianas ANOVA, Scheffé, Kruskal-Wallis y U de Mann-Whitney. Se empleó el paquete estadístico SPSS (versión 15.0) y el software de sistema de información geográfica Arcgis (versión 9.2) para lograr el objetivo propuesto. Los resultados indican que: 1) Al aplicar un procedimiento estadístico es posible detectar gradaciones en la implementación o evasión de las estrategias o del compromiso de recursos por parte de los GE, 2) En momentos de inestabilidad financiera los bancos cambian de estrategia y por tanto de GE, con el fin de obtener un buen desempeño, o al menos sobrevivir, 3) Sólo hubo evidencia parcial de la validez predictiva de los grupos estratégicos, 4) Al menos en Venezuela, los GE bancarios tienden a adoptar una estrategia de cobertura geográfica acorde con su estrategia financiera y, además que, los GE difieren en el nivel de Responsabilidad Social Empresarial en la lucha contra la exclusión financiera geográfica. ABSTRACT This research focuses on identifying strategic groups (SG) of the Venezuelan banking industry and its influence on the performance in the sector and its relationship with geographical coverage and exclusion, during the period 2008-2010. Box M test showed that there was financial instability during this period, so the behavior of SG in each year of study was evaluated. The sample was established for 2008 by 58 financial institutions, in 2009 by 52 banks and for the period 2010 to only 39 institutions. Before applying the cluster analysis variables scope of the strategy and committed resources, principal component analysis was performed to determine the relationship between these variables and outliers; while distinguishing strategies that characterized the group proposed by Amel and Rhoades (1988) commonly used procedure was followed and reinforced by the performance of tests contrast mean or median ANOVA, Scheffé, Kruskal-Wallis and Mann-Whitney. SPSS (version 15.0) and software Arcgis geographic information system (version 9.2) was used to achieve the objective. The results indicate that: 1) By applying a statistical procedure can detect gradations in implementation or avoidance strategies or resource commitment by SG, 2) In times of financial instability banks change their strategy and therefore SG, in order to get a good performance, or at least survive, 3) There was only partial evidence for the predictive validity of strategic groups, 4) At least in Venezuela, banking SG tend to adopt a strategy of geographical coverage according to their financial strategy and also that the SG differ in the level of corporate social responsibility in the fight against financial exclusion Geographic.

The oculomotor system as a model for the study of neuronal interaction processes

Identified neurons that control eye movements offer an excellent experimental target for the study of Information coding and neuronal interaction processes wíthin the central nervous system. Here are presented some prelimínary results of the motoneuron behaviour during steady eye fíxation, obtained by regressíon and analysis of variance techniques. A flexible information system intended for the systematic acquisitíon and analysis of simultaneous records of neuronal activity and both eyes angular position in a great amount of cells, oriented to the defínition of mathematical models, is also briefly outlíned.

USO DE TEORIAS NO CAMPO DE SISTEMAS DE INFORMAÇÃO: MAPEAMENTO USANDO TÉCNICAS DE MINERAÇÃO DE TEXTOS

Esta dissertação visa apresentar o mapeamento do uso das teorias de sistemas de informações, usando técnicas de recuperação de informação e metodologias de mineração de dados e textos. As teorias abordadas foram Economia de Custos de Transações (Transactions Costs Economics TCE), Visão Baseada em Recursos da Firma (Resource-Based View-RBV) e Teoria Institucional (Institutional Theory-IT), sendo escolhidas por serem teorias de grande relevância para estudos de alocação de investimentos e implementação em sistemas de informação, tendo como base de dados o conteúdo textual (em inglês) do resumo e da revisão teórica dos artigos dos periódicos Information System Research (ISR), Management Information Systems Quarterly (MISQ) e Journal of Management Information Systems (JMIS) no período de 2000 a 2008. Os resultados advindos da técnica de mineração textual aliada à mineração de dados foram comparadas com a ferramenta de busca avançada EBSCO e demonstraram uma eficiência maior na identificação de conteúdo. Os artigos fundamentados nas três teorias representaram 10% do total de artigos dos três períodicos e o período mais profícuo de publicação foi o de 2001 e 2007.(AU)

USO DE TEORIAS NO CAMPO DE SISTEMAS DE INFORMAÇÃO: MAPEAMENTO USANDO TÉCNICAS DE MINERAÇÃO DE TEXTOS

Esta dissertação visa apresentar o mapeamento do uso das teorias de sistemas de informações, usando técnicas de recuperação de informação e metodologias de mineração de dados e textos. As teorias abordadas foram Economia de Custos de Transações (Transactions Costs Economics TCE), Visão Baseada em Recursos da Firma (Resource-Based View-RBV) e Teoria Institucional (Institutional Theory-IT), sendo escolhidas por serem teorias de grande relevância para estudos de alocação de investimentos e implementação em sistemas de informação, tendo como base de dados o conteúdo textual (em inglês) do resumo e da revisão teórica dos artigos dos periódicos Information System Research (ISR), Management Information Systems Quarterly (MISQ) e Journal of Management Information Systems (JMIS) no período de 2000 a 2008. Os resultados advindos da técnica de mineração textual aliada à mineração de dados foram comparadas com a ferramenta de busca avançada EBSCO e demonstraram uma eficiência maior na identificação de conteúdo. Os artigos fundamentados nas três teorias representaram 10% do total de artigos dos três períodicos e o período mais profícuo de publicação foi o de 2001 e 2007.(AU)

Boas práticas em doenças raras : da conceção à implementação de registos de doentes

Trabalho Final do Curso de Mestrado Integrado em Medicina, Faculdade de Medicina, Universidade de Lisboa, 2014

O controlo interno e a implementação de auditorias online no Safex em contexto de e-governance: Tecnologias, desafios e oportunidades

O presente Relatório Detalhado de Atividade Profissional é apresentado no âmbito da obtenção do Grau de Mestre dos Oficiais do Exército licenciados pré-Bolonha pela Academia Militar na Área específica de Administração Militar. A sua redação e estruturação tem por base o definido na NEP 520 e NEP 517/1ª da AM, para esta tipologia de trabalhos, tendo o autor, optado por desenvolver um tema no âmbito da sua atividade profissional, considerado como pioneiro e inovador. O Tenente-Coronel de Administração Militar do Exército Português, Luís Miguel Gonçalves, nasceu a 25 de Novembro de 1971. Do seu percurso académico e formativo, consta frequência pré-Universitária, em estabelecimento militar de ensino, no Instituto Militar dos Pupilos do Exército, na área de Contabilidade e Administração; a Licenciatura em Ciências Militares, na especialidade de Administração Militar, pela Academia Militar, em 1995, com a Classificação final de 13,58 valores; o tirocínio para Oficiais de Administração Militar, com a nota final de 15,38 valores; o Curso de Operações Irregulares, tendo obtido a classificação de 17,67 valores; o Curso de Promoção a Capitão, com 16,63 valores; e o Curso de Promoção a Oficial Superior do Instituto de Altos Estudos Militares, com a classificação final de 14,50 valores. No âmbito da formação de pós-graduação, tem averbado créditos no módulo de Metodologia de Investigação Cientifica, pela Academia Militar, no Ano Letivo 2013/14, com a classificação final de 16,00 valores. Para além destes, o Environmental Course For Portugal – NATO School/ SHAPE; formação em Gestão de Projetos/ Exército - Microsoft Enterprise Project Management; o Curso de Formação Pedagógica Inicial de Formadores do Instituto de Emprego e Formação Profissional, com Homologação das Competências Pedagógicas; e vários certificados de formações no âmbito da Contabilidade, Administração, Finanças Públicas e Auditorias Financeiras, atribuídas pela Direção de Finanças do Exército e pelo Instituto de Gestão e Administração Pública do Porto. Ao longo dos 25 anos de serviço prestado ao Exército Português, como Oficial de Administração Militar, desempenhou diversos cargos e funções de Comando e Chefia, em várias UEO, nas áreas setoriais e funcionais, da formação, da instrução, da componente operacional, da logística, do pessoal, das finanças públicas, das inspeções e auditorias, da gestão e da Administração Militar. Atualmente o Tenente-Coronel Miguel Gonçalves, desempenha as Funções de Comandante de Batalhão na Escola dos Serviços. Para além dos cargos e funções averbadas no seu Curriculum Vitae detalhado, constituiu em 1996 o Núcleo Logístico de Projeção, Implantação, Acompanhamento e Ajuda Técnica no âmbito do emprego dos meios táticos e operacionais da Área de Responsabilidade FND/ IFOR na Bósnia-Herzegovina (Jugoslávia). Tem publicado na Revista da Administração Militar, vários artigos no âmbito da logística operacional, na função de combate Apoio de Serviços. Na área da formação, foi orientador e supervisor de vários trabalhos, individuais e de grupo aos cursos de promoção a capitão; e constitui-se como elemento primariamente responsável pelo planeamento e implementação dos primeiros cursos no Exército, com formação certificado pela Agência Nacional para a Qualificação e Ensino Profissional, I.P., do Sistema Nacional de Qualificações, certificação inserida no Catálogo Nacional de Qualificações. Na área Inspetiva, integrou várias equipas de Inspeção-Geral do Exército, como inspetor responsável pelas áreas de Logística e Finanças, bem como as de Inspetor, para a área dos recursos humanos – Despesas com Pessoal, nas equipas de inspeção do Comando do Pessoal do Exército. No desempenho das funções de Auditor Financeiro do Centro de Finanças do Comando do Pessoal, realizou diversas auditorias financeiras às UEO do Comando do Pessoal, na sua dependência, tendo desenvolvido e implementado um sistema pioneiro e inovador de monitorização e controlo interno, de auditorias “Online” com análise e reporte mensal, às contas das UEO do Comando do Pessoal, tendo em vista a validação das Demonstrações Financeiras para a Conta de Gerência Anual do Exército. A escolha do tema, “O Controlo Interno e a implementação de Auditorias Online no SAFEx em contexto de e-Governance: Tecnologias, desafios e oportunidades” surge na sequência da implementação destes procedimentos pelo autor, numa altura em que o Exército entrava em operativo com o Sistema Integrado de Gestão (SIG/DN), tendo sido à data reconhecido publicamente pelo TGEN Comandante do Pessoal do Exército, como sendo um procedimento inovador, com notáveis vantagens para a eficiência e eficácia do sistema administrativo-financeiro do Comando do Pessoal e consequentemente do Exército.

Implementation of basic software for significant digit arithmetic.

Thesis (M.A.)--University of Illinois at Urbana-Champaign.