Iogurte simbiótico de açaí (Euterpe edulis Mart.): caracterização físico-química e viabilidade de bactérias láticas e probióticas

Os iogurtes simbióticos, que combinam microrganismos probióticos e substâncias prebióticas, adicionados de polpa de frutas são uma tendência crescente no mercado. O fruto açaí (Euterpe edulis) se destaca pela presença de compostos bioativos, como as antocianinas. Neste contexto, o presente trabalho teve como objetivo caracterizar e avaliar os parâmetros físico-químicos e a viabilidade microbiológica de iogurte simbiótico de açaí enriquecido com inulina e adicionado de cultura probiótica de Bifidobacterium animallis subsp. lactis BB-12. As formulações de iogurte atenderam aos requisitos físico-químicos exigidos pela IN no 46/2007 do MAPA apresentando teor de cinzas de 0,86 % ± 0,10, extrato seco total de 23,18 % ± 2,59, teor de gordura de 4,16 % ± 0,31, acidez de 0,70 % ± 0,05 e pH de 4,45 ± 0,10. Entre as formulações o conteúdo fenólico total variou de 18,17 a 117,84 mg de AGE/100 g, teor de antocianinas de 1,92 a 47,88 mg/100 g e atividade antioxidante de 0,71 a 6,95 μmol Trolox/g, observando-se um aumento de acordo com o aumento do teor de polpa de açaí adicionada. Ao final de 28 dias de armazenamento a 5 °C, observou-se uma redução no teor de antocianinas e da atividade antioxidante. Verificou-se a contribuição positiva da polpa de açaí na viabilidade das bactérias láticas totais, cujas contagens variaram de 4,56 a 7,04 log UFC.g-1 e de B. lactis BB-12 que variou de 3,17 a 6,34 log UFC.g-1, favorecendo a multiplicação dessas bactérias nos iogurtes. Nas formulações com 20 e 25 % de polpa de açaí as contagens das bactérias láticas totais e probiótica mantiveram-se viáveis de acordo com a IN no 46/2007 do MAPA e a Lista de Alegação de Propriedade Funcional (Anvisa), durante os 28 dias de armazenamento a 5 oC. Concluiu-se que a adição de polpa de açaí E. edulis, inulina e B. lactis BB-12 foi tecnologicamente viável na elaboração de iogurte simbiótico de açaí, sendo uma excelente alternativa de diversificação do produto no mercado.

Chronic stress disrupts neural coherence between cortico-limbic structures

Chronic stress impairs cognitive function, namely on tasks that rely on the integrity of cortico-limbic networks. To unravel the functional impact of progressive stress in cortico-limbic networks we measured neural activity and spectral coherences between the ventral hippocampus (vHIP) and the medial prefrontal cortex (mPFC) in rats subjected to short term stress (STS) and chronic unpredictable stress (CUS). CUS exposure consistently disrupted the spectral coherence between both areas for a wide range of frequencies, whereas STS exposure failed to trigger such effect. The chronic stress-induced coherence decrease correlated inversely with the vHIP power spectrum, but not with the mPFC power spectrum, which supports the view that hippocampal dysfunction is the primary event after stress exposure. Importantly, we additionally show that the variations in vHIP-to-mPFC coherence and power spectrum in the vHIP correlated with stress-induced behavioral deficits in a spatial reference memory task. Altogether, these findings result in an innovative readout to measure, and follow, the functional events that underlie the stress-induced reference memory impairments.

Conceito de volume

Este estudo analisa o modo como se desenvolve a aprendizagem do conceito de volume nos alunos do 6º ano de escolaridade, no quadro de uma proposta pedagógica que dá ênfase a actividades que apelam à visualização e ao raciocínio espacial. O seu objectivo principal foi o de compreender as ideias que os alunos do 6.º ano têm sobre volume e perceber como se desenvolvem quando são envolvidos numa experiência de ensino, tendo por base uma cadeia de tarefas que apelam à visualização e ao raciocínio espacial. O estudo seguiu uma metodologia de investigação qualitativa baseada em estudos de caso. A proposta pedagógica foi desenvolvida em quatro aulas; três de noventa minutos e uma de quarenta e cinco minutos, durante os 2º e 3º períodos do ano lectivo de 2009/2010. A recolha de dados envolveu a realização de gravações áudio, em ambiente de sala de aula, dos alunos que constituíram os estudos de caso, registo de observações do desempenho dos alunos e os documentos produzidos por estes. Os resultados mostram que, ao longo da proposta pedagógica, os alunos adquiriram estratégias de contagem que lhes permitiram criar estruturas, para compreender a organização dos paralelepípedos e desenvolver o conceito de volume. iii ABSTRACT This study examines how 6th graders’ students develop the concept of volume in a learning experience context which emphasizes the visualization and spatial reasoning. The main objective of this study is to understand the ideas of 6th grade students about volume and see how they develop them when they are involved in a learning experience, based on a sequence of tasks that call for visualization and spatial reasoning. The study followed a qualitative research methodology based on case studies. The learning experience was developed in four classes, three ninety minutes period and one forty-five minutes, during the 2nd and 3rd terms of the school year 2009/2010. Data collection involved the use of audio recordings in the classroom environment, recording observations of student performance and the documents produced by them. The results showed that, over the learning experience, students acquired counting strategies that allowed them to create structures for understanding the organization of cubes arrays and develop the concept of volume.

Solid-state Marx based two-switch voltage modulator for the On-Line Isotope Mass Separator accelerator at the European Organization for Nuclear Research

A new circuit topology is proposed to replace the actual pulse transformer and thyratron based resonant modulator that supplies the 60 kV target potential for the ion acceleration of the On-Line Isotope Mass Separator accelerator, the stability of which is critical for the mass resolution downstream separator, at the European Organization for Nuclear Research. The improved modulator uses two solid-state switches working together, each one based on the Marx generator concept, operating as series and parallel switches, reducing the stress on the series stacked semiconductors, and also as auxiliary pulse generator in order to fulfill the target requirements. Preliminary results of a 10 kV prototype, using 1200 V insulated gate bipolar transistors and capacitors in the solid-state Marx circuits, ten stages each, with an electrical equivalent circuit of the target, are presented, demonstrating both the improved voltage stability and pulse flexibility potential wanted for this new modulator.

Design of improved rail-to-rail low-distortion and low-stress switches in advanced CMOS technologies

This paper describes the efficient design of an improved and dedicated switched-capacitor (SC) circuit capable of linearizing CMOS switches to allow SC circuits to reach low distortion levels. The described circuit (SC linearization control circuit, SLC) has the advantage over conventional clock-bootstrapping circuits of exhibiting low-stress, since large gate voltages are avoided. This paper presents exhaustive corner simulation results of a SC sample-and-hold (S/H) circuit which employs the proposed and optimized circuits, together with the experimental evaluation of a complete 10-bit ADC utilizing the referred S/H circuit. These results show that the SLC circuits can reduce distortion and increase dynamic linearity above 12 bits for wide input signal bandwidths.

Repetitive Solid State Pulse Modulator Based on a DC Voltage Multiplier

A newly developed solid-state repetitive high-voltage (HV) pulse modulator topology created from the mature concept of the d.c. voltage multiplier (VM) is described. The proposed circuit is based in a voltage multiplier type circuit, where a number of d.c. capacitors share a common connection with different voltage rating in each one. Hence, besides the standard VM rectifier and coupling diodes, two solid-state on/off switches are used, in each stage, to switch from the typical charging VM mode to a pulse mode with the d.c. capacitors connected in series with the load. Due to the on/off semiconductor configuration, in half-bridge structures, the maximum voltage blocked by each one is the d.c. capacitor voltage in each stage. A 2 kV prototype is described and the results are compared with PSPICE simulations.

Conversor estático de potência tolerante a falhas

O trabalho apresentado nesta dissertação refere-se à concepção, projecto e realização experimental de um conversor estático de potência tolerante a falhas. Foram analisados trabalhos de investigação sobre modos de falha de conversores electrónicos de potência, topologias de conversores tolerantes a falhas, métodos de detecção de falhas, entre outros. Com vista à concepção de uma solução, foram nomeados e analisados os principais modos de falhas para três soluções propostas de conversores com topologias tolerantes a falhas onde existem elementos redundantes em modo de espera. Foram analisados os vários aspectos de natureza técnica dos circuitos de potência e guiamento de sinais onde se salientam a necessidade de tempos mortos entre os sinais de disparo de IGBT do mesmo ramo, o isolamento galvânico entre os vários andares de disparo, a necessidade de minimizar as auto-induções entre o condensador DC e os braços do conversor de potência. Com vista a melhorar a fiabilidade e segurança de funcionamento do conversor estático de potência tolerante a falhas, foi concebido um circuito electrónico permitindo a aceleração da actuação normal de contactores e outro circuito responsável pelo encaminhamento e inibição dos sinais de disparo. Para a aplicação do conversor estático de potência tolerante a falhas desenvolvido num accionamento com um motor de corrente contínua, foi implementado um algoritmo de controlo numa placa de processamento digital de sinais (DSP), sendo a supervisão e actuação do sistema realizados em tempo-real, para a detecção de falhas e actuação de contactores e controlo de corrente e velocidade do motor utilizando uma estratégia de comando PWM. Foram realizados ensaios que, mediante uma detecção adequada de falhas, realiza a comutação entre blocos de conversores de potência. São apresentados e discutidos resultados experimentais, obtidos usando o protótipo laboratorial.

Immune cell changes in response to a swimming training session during a 24-h recovery period

Understanding the impact of training sessions on the immune response is crucial for the adequate periodization of training, to prevent both a negative influence on health and a performance impairment of the athlete. This study evaluated acute systemic immune cell changes in response to an actual swimming session, during a 24-h recovery period, controlling for sex, menstrual cycle phases, maturity, and age group. Competitive swimmers (30 females, 15 ± 1.3 years old; and 35 males, 16.5 ± 2.1 years old) performed a high-intensity training session. Blood samples were collected before, immediately after, 2 h after, and 24 h after exercise. Standard procedures for the assessment of leukogram by automated counting (Coulter LH 750, Beckman) and lymphocytes subsets by flow cytometry (FACS Calibur BD, Biosciences) were used. Subjects were grouped according to competitive age groups and pubertal Tanner stages. Menstrual cycle phase was monitored. The training session induced neutrophilia, lymphopenia, and a low eosinophil count, lasting for at least 2 h, independent of sex and maturity. At 24 h postexercise, the acquired immunity of juniors (15-17 years old), expressed by total lymphocytes and total T lymphocytes (CD3+), was not fully recovered. This should be accounted for when planning a weekly training program. The observed lymphopenia suggests a lower immune surveillance at the end of the session that may depress the immunity of athletes, highlighting the need for extra care when athletes are exposed to aggressive environmental agents such as swimming pools

Sistema de contagem de tráfego e classificação automática de veículos, em tempo real e sem fios

Esta tese tem por objectivo o desenho e avaliação de um sistema de contagem e classificação de veículos automóveis em tempo-real e sem fios. Pretende, também, ser uma alternativa aos actuais equipamentos, muito intrusivos nas vias rodoviárias. Esta tese inclui um estudo sobre as comunicações sem fios adequadas a uma rede de equipamentos sensores rodoviários, um estudo sobre a utilização do campo magnético como meio físico de detecção e contagem de veículos e um estudo sobre a autonomia energética dos equipamentos inseridos na via, com recurso, entre outros, à energia solar. O projecto realizado no âmbito desta tese incorpora, entre outros, a digitalização em tempo real da assinatura magnética deixada pela passagem de um veículo, no campo magnético da Terra, o respectivo envio para servidor via rádio e WAN, Wide Area Network, e o desenvolvimento de software tendo por base a pilha de protocolos ZigBee. Foram desenvolvidas aplicações para o equipamento sensor, para o coordenador, para o painel de controlo e para a biblioteca de Interface de um futuro servidor aplicacional. O software desenvolvido para o equipamento sensor incorpora ciclos de detecção e digitalização, com pausas de adormecimento de baixo consumo, e a activação das comunicações rádio durante a fase de envio, assegurando assim uma estratégia de poupança energética. Os resultados obtidos confirmam a viabilidade desta tecnologia para a detecção e contagem de veículos, assim como para a captura de assinatura usando magnetoresistências. Permitiram ainda verificar o alcance das comunicações sem fios com equipamento sensor embebido no asfalto e confirmar o modelo de cálculo da superfície do painel solar bem como o modelo de consumo energético do equipamento sensor.

Projecto de um conversor redutor CC-CC comutado para SoC

A evolução da tecnologia CMOS tem possibilitado uma maior densidade de integração de circuitos tornando possível o aumento da complexidade dos sistemas. No entanto, a integração de circuitos de gestão de potência continua ainda em estudo devido à dificuldade de integrar todos os componentes. Esta solução apresenta elevadas vantagens, especialmente em aplicações electrónicas portáteis alimentadas a baterias, onde a autonomia é das principais características. No âmbito dos conversores redutores existem várias topologias de circuitos que são estudadas na área de integração. Na categoria dos conversores lineares utiliza-se o LDO (Low Dropout Regulator), apresentando no entanto baixa eficiência para relações de conversão elevadas. Os conversores comutados são elaborados através do recurso a circuitos de comutação abrupta, em que a eficiência deste tipo de conversores não depende do rácio de transformação entre a tensão de entrada e a de saída. A diminuição física dos processos CMOS tem como consequência a redução da tensão máxima que os transístores suportam, impondo o estudo de soluções tolerantes a “altatensão”, com o intuito de manter compatibilidade com tensões superiores que existam na placa onde o circuito é incluído. Os sistemas de gestão de energia são os primeiros a acompanhar esta evolução, tendo de estar aptos a fornecer a tensão que os restantes circuitos requerem. Neste trabalho é abordada uma metodologia de projecto para conversores redutores CCCC comutados em tecnologia CMOS, tendo-se maximizado a frequência com vista à integração dos componentes de filtragem em circuito integrado. A metodologia incide sobre a optimização das perdas totais inerentes à comutação e condução, dos transístores de potência e respectivos circuitos auxiliares. É apresentada uma nova metodologia para o desenvolvimento de conversores tolerantes a “alta-tensão”.

Power Electronics Didactic Modules for Direct Current Machine Control

Several didactic modules for an electric machinery laboratory are presented. The modules are dedicated for DC machinery control and get their characteristic curves. The didactic modules have a front panel with power and signal connectors and can be configurable for any DC motor type. The three-phase bridge inverter proposed is one of the most popular topologies and is commercially available in power package modules. The control techniques and power drives were designed to satisfy static and dynamic performance of DC machines. Each power section is internally self-protected against misconnections and short-circuits. Isolated output signals of current and voltage measurements are also provided, adding versatility for use either in didactic or research applications. The implementation of such modules allowed experimental confirmation of the expected performance.

Projecto de um regulador linear de tensão: LDO

Os reguladores de tensão LDO são utilizados intensivamente na actual indústria de electrónica, são uma parte essencial de um bloco de gestão de potência para um SoC. O aumento de produtos portáteis alimentados por baterias levou ao crescimento de soluções totalmente integradas, o que degrada o rendimento dos blocos analógicos que o constituem face às perturbações introduzidas na alimentação. Desta forma, surge a necessidade de procurar soluções cada vez mais optimizadas, impondo assim novas soluções, e/ou melhoramentos dos circuitos de gestão de potência, tendo como objectivo final o aumento do desempenho e da autonomia dos dispositivos electrónicos. Normalmente este tipo de reguladores tem a corrente de saída limitada, devido a problemas de estabilidade associados. Numa tentativa de evitar a instabilidade para as correntes de carga definidas e aumentar o PSRR do mesmo, é apresentado um método de implementação que tem como objectivo melhorar estas características, em que se pretende aumentar o rendimento e melhorar a resposta à variação da carga. No entanto, a técnica apresentada utiliza polarização adaptativa do estágio de potência, o que implica um aumento da corrente de consumo. O regulador LDO foi implementado na tecnologia CMOS UMC 0.18μm e ocupa uma área inferior a 0,2mm2. Os resultados da simulação mostram que o mesmo suporta uma transição de corrente 10μA para 100mA, com uma queda de tensão entre a tensão de alimentação e a tensão de saída inferior a 200mV. A estabilidade é assegurada para todas as correntes de carga. O tempo de estabelecimento é inferior a 6μs e as variações da tensão de saída relativamente a seu valor nominal são inferiores a 5mV. A corrente de consumo varia entre os 140μA até 200μA, o que permite atingir as especificações proposta para um PSRR de 40dB@10kHz.

Modelação da contribuição do tráfego automóvel para a qualidade do ar em zona industrial

A preocupação sobre a qualidade do ar nas zonas industriais confere aos estudos sobre a qualidade do ar uma importância acrescida. Este trabalho teve como objectivo saber qual a contribuição dos principais poluentes provenientes do tráfego automóvel para a qualidade do ar na zona do parque industrial da Sapec, da Península da Mitrena, concelho de Setúbal, recorrendo ao modelo meteorológico e de qualidade do ar, TAPM (The Air Pollution Model). Neste trabalho analisaram-se dados da estação de monitorização da qualidade do ar, mais próxima da zona de estudo (Subestação) por forma a caracterizar-se a zona em causa, a nível meteorológico e da qualidade do ar. Os dados metereológico desta estação também foram utilizados com o objectivo de se validar os resultados meteorológicos obtidos pelo modelo. Na avaliação da contribuição do tráfego para a qualidade do ar, recorreu-se a um estudo de tráfego realizado pela Estradas de Portugal (EP) em 2004. Este estudo realizou a contagem dos veículos que se dirigiram ao parque industrial nos dias 14 e 15 de Dezembro, num período de 24 horas. A partir dessa contagem e de factores de emissão foi possível determinar a contribuição, de cada classe de veículo, para as concentrações atmosféricas de PM10 (resultantes de processos de combustão e ressuspensão), NOx, CO e HC. A comparação entre os dados meteorológicos simulados e medidos mostram que o modelo teve um bom comportamento, isto é, as discrepâncias entre os valores simulados e medidos foram mínimas. Relativamente à contribuição de cada categoria de veículos para a qualidade do ar, verificou-se que a classe de pesados de mercadorias foi aquela que mais contribui para as emissões de PM10, NOx e HC, enquanto que para as emissões de CO foram os veículos ligeiros de passageiros que tiveram uma maior contribuição. As classes dos motociclos e ciclomotores foram aquelas que tiveram uma menor contribuição para as concentrações atmosféricas de poluentes. Comparando as emissões de PM10 provenientes dos processos de combustão e de ressuspensão conclui-se que a maior percentagem provem da ressuspensão.

Conectividade estrutural do cérebro

Mestrado em Radiações Aplicadas às Tecnologias da Saúde. Área de especialização: Ressonância Magnética

Codificador JPEG baseado em FPGA

O presente trabalho consiste na implementação em hardware de unidades funcionais dedicadas e optimizadas, para a realização das operações de codificação e descodificação, definidas na norma de codificação com perda Joint Photographic Experts Group (JPEG), ITU-T T.81 ISO/IEC 10918-1. Realiza-se um estudo sobre esta norma de forma a caracterizar os seus principais blocos funcionais. A finalidade deste estudo foca-se na pesquisa e na proposta de optimizações, de forma a minimizar o hardware necessário para a realização de cada bloco, de modo a que o sistema realizado obtenha taxas de compressão elevadas, minimizando a distorção obtida. A redução de hardware de cada sistema, codificador e descodificador, é conseguida à custa da manipulação das equações dos blocos Forward Discrete Cosine Transform (FDCT) e Quantificação (Q) e dos blocos Forward Discrete Cosine Transform (IDCT) e Quantificação Inversa (IQ). Com as conclusões retiradas do estudo e através da análise de estruturas conhecidas, descreveu-se cada bloco em Very-High-Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) e fez-se a sua síntese em Field Programmable Gate Array (FPGA). Cada sistema implementado recorre à execução de cada bloco em paralelo de forma a optimizar a codificação/descodificação. Assim, para o sistema codificador, será realizada a operação da FDCT e Quantificação sobre duas matrizes diferentes e em simultâneo. O mesmo sucede para o sistema descodificador, composto pelos blocos Quantificação Inversa e IDCT. A validação de cada bloco sintetizado é executada com recurso a vectores de teste obtidos através do estudo efectuado. Após a integração de cada bloco, verificou-se que, para imagens greyscale de referência com resolução de 256 linhas por 256 colunas, é necessário 820,5 μs para a codificação de uma imagem e 830,5 μs para a descodificação da mesma. Considerando uma frequência de trabalho de 100 MHz, processam-se aproximadamente 1200 imagens por segundo.