40Gb/s甚短距离并行光传输信号格式转换模块实现

根据OIF-VSR5-01.0的CWDM协议,对40 Gb/s甚短距离(VSR)并行光传输电信号转换实现原理和方法进行了研究,在高速的可编程逻辑器件FPGA(field programmable gate array)上,使用硬件描述语言,完成了对时钟数据恢复、信道去斜移、64 b/66 b转换、帧对准和扰码与解扰等功能模块的设计,实现了SFI-5接口与OIF-VSR5-01.0接口电信号格式的相互转换,建立了符合4信道CWDM协议的IP核.

12路40Gb/s甚短距离并行光传输信号转换器研究

基于OIF-VSR5-01.0规范,分析了12路并行40Gb/s甚短距离(VSR)光传输转换器模块的实现原理.采用top-down分析方法,使用硬件描述语言verilog,在可编程逻辑器件上完成了时钟数据恢复、基于字节对齐方案的帧同步、信道去斜移、比特间差奇偶校验(BIP)等功能模块的程序设计,实现了SFI-5与OIF-VSR5-01.0电信号格式的相互转换,并在Altera的Stratix II GX 系列的高速现场可编程门阵列(FPGA)上对功能模块进行了功能验证和联合仿真.结果表明所设计的各个功能模块满足系统应用要求,为下一步将系统设计转换为专用集成电路(ASIC)奠定了基础.

Optimization of Global Signal Networks for Island-Style FPGAs

We present a staggered buffer connection method that provides flexibility for buffer insertion while designing global signal networks using the tile-based FPGA design methodology. An exhaustive algorithm is used to analyze the trade-off between area and speed of the global signal networks for this staggered buffer insertion scheme, and the criterion for determining the design parameters is presented. The comparative analytic result shows that the methods in this paper are proven to be more efficient for FPGAs with a large array size.

模拟退火与遗传算法结合的数字FIR滤波器硬件进化算法

为提高数字FIR滤波器进化硬件的寻优性能,将模拟退火与遗传算法结合的新型算法作为其进化算法.该算法是在对进化硬件种群进行遗传算法操作之后,从种群中选择适当的个体进行模拟退火操作,退火的温度随着遗传算法进化代数的增加而逐步降低,直至达到优化目标.为满足算法处理能力的要求,硬件系统采用平台式FPGA的可编程SoC结构.仿真实验结果表明

10Gbit/s甚短距离传输系统接收模块研究

本文研究了符合OIF-VSR4-01.0规范的甚短距离(VSR)并行光传输系统转换器集成电路,实现了接收部分转换器集成电路中帧同步、8B/10B解码、12路通道去斜移、检错纠错等模块的设计.在Altera的Stratix GX系列的FPGA上实现了接收部分转换器集成电路.仿真分析的结果表明所设计的各个模块能正确的实现接收部分转换器集成电路的功能,给出了仿真结果.

用VHDL实现的23位快速浮点数加减法器

With the development of LSI, FPGA/CPLD has been used more and more in the fields of digital signal processing and au-tocontrol and so on. And with the development of the techniques of digital processing, for fitting the system’s function, it should be a higher requirement to speed and used-resource to compute the floating point numbers. The author introduces a high speed adder-subtracter of the 23 bit’s floating point numbers, which is carried out with the parallel arithmetic and the computational speed cou...中文文摘：随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。

基于Nios-Ⅱ用于加速器监控系统的通用型可重配置嵌入式微控制器

FPGA and dedicated micro-controller chips are widely used in HIRFL-CSR monitor and control systems.This paper discusses the characteristics of HIRFL-CSR s dedicated micro-controllers and it s requirement for micro-controllers. Using programmable technology and Nios-Ⅱ processor,we have designed and implemented a reconfigurable embedded micro(controller in altera cycloneⅡ2c35f484 FPGA. The micro-controller which has low hardware cost and 185 MHz maximum operating frequency can replace the dedicated micro-cont...中文文摘：讨论并参考了冷却储存环目前使用的专用微控制器的特点和其对微控制器的需求,采用可编程技术和Nios-Ⅱ处理器,在altera-cycloneII2c35f484芯片内实现可重构微控制器。该微控制器硬件资源消耗少,最大工作频率可达185MHz,可代替目前在监控系统中大量使用的专用微控制器芯片,减小硬件设计复杂度、节约成本。

HIRFL-CSR前端总线控制器的改进设计

论述了用于兰州重离子加速器冷却存储环(HIRFL-CSR)控制系统的前端总线系统控制器的改进。改进了控制器的嵌入式操作系统和应用程序,开发了控制器和数据库交换数据的应用程序。该控制器基于BGA封装的ARM920T(ARM9)处理器和嵌入式的LINUX操作系统,可以连接标准的VGA显示器、键盘、鼠标,采用了现场可编程的FPGA器件进行背板接口设计,并具有64mA高驱动能力的总线驱动器,以及拥有灵活的接口信号定义可编程能力,是HIRFL-CSR控制系统的关键部件。

冷却存储环虚拟加速器的数据交互系统

介绍了兰州重离子加速器冷却存储环(HIRFL-CSR)为重离子治癌而改造的控制系统中的数据交互系统,数据交互系统是CSR虚拟加速器的核心。该系统能实现对256个能量级的束流控制,为以后深层重离子治癌做好准备。系统主要采用Java,COM,Oracle,ARM,DSP,FPGA等技术实现了对磁铁电源的实时、同步控制,已达到对束流的控制及束流在不同能量级间的切换控制。该系统已经运行于冷却存储环主环(CS-Rm)的束流慢引出调试中,性能稳定,能满足物理人员的要求。

静态存储器单粒子翻转率预示的在轨验证

SRAM型FPGA配置区的单粒子翻转可能对系统的功能产生严重的影响,因此必须进行针对性的加固措施,而加固的重要依据之一是在轨翻转率结果。文章将地面获得的Hitachi 4Mb SRAM HI628512单粒子翻转率预示结果与搭载在极轨卫星SAC-C等上的飞行试验的结果进行了比较。分析表明基于国内地面试验数据和FOM方法预示的在轨翻转率与国外的在轨监测数据接近,多位翻转的试验结果也得到了在轨试验数据的验证。这些结果表明我国在单粒子翻转的模拟试验技术和在轨翻转率预示方面取得了相当的进展,可以为卫星电子系统抗辐射加固设计提供有力的保障。