Desarrollo de un sistema portátil de monitorización personal

Un sistema de monitorización personal está pensado para mantener un control constante de ciertos parámetros vitales, de forma que se pueda realizar un registro de los mismos o generar algún tipo de alarma si se salen fuera de sus parámetros habituales o alcanzan cotas de riesgo. En este aspecto, se convierten en una opción cada vez más atractiva cuanto menos invasivos son, de forma que el objetivo es conseguir un sistema que monitorice al paciente sin entorpecer sus acciones cotidianas. Por este motivo, los dispositivos wearables son una buena opción. Un reloj, un colgante o una pulsera son elementos que llevan muchas personas, y por tanto, susceptibles de incorporar un procesador y algunos sensores que realicen las medidas. En este Trabajo de Fin de Grado se pretende realizar un prototipo sencillo de un sistema de monitorización personal que ilustre el funcionamiento de una red de área personal (WBAN) a partir de una plataforma de desarrollo preexistente. La plataforma en cuestión es el eZ430-Chronos de Texas Instruments, un System on Chip que incorpora sensores de aceleración, temperatura y presión. El System on Chip se encapsula en la forma de un reloj de pulsera. Además, se dispone de una banda, fabricada por BM innovations, que permite medir el ritmo cardíaco. En primer lugar se hará un análisis del sistema disponible, por un lado de la arquitectura hardware y firmware del dispositivo, y por otro lado de la arquitectura del software del cliente para PC. El firmware disponible en un principio permite únicamente la captura y registro de algunos parámetros del entorno, así como de las pulsaciones. Adicionalmente, el eZ430-Chronos dispone de un cliente para PC que le permite descargar los datos almacenados en la memoria flash al PC, así como configurar ciertos valores. En una segunda fase, se modificará el firmware para convertirlo en un sistema de monitorización personal, en el que se le retira al usuario la capacidad de control sobre la ejecución y se automatizan los procesos de adquisición y descarga de datos. Además, se creará una aplicación para PC que tenga la misma funcionalidad que el software original, aparte de incluir algunas características adicionales.

Embedded Linux integration using Linuxlink tool and peripheral driver development for Zedboard

This project is divided into two main parts: The first part shows the integration of an Embedded Linux operating system on a development hardware platform named Zedboard. This platform contains a Zynq-7000 System on Chip (Soc) which is composed by two dual core ARM Cortex-A9 processors and a FPGA Artix-7. The Embedded Linux is built with Linuxlink, a Timesys tool. Meanwhile, the platform hardware configuration is done with Xilinx Vivado. The system is loaded with an SD card which requires to have every files needed for the booting process and for the operation. Some of these files are generated with Xilinx SDK software. The second part starts up from the system already built to integrate a peripheral in the Zynq-7000 FPGA. Also the drivers for controlling the peripheral from the operating system are developed. Finally, a user space program is created to test both of them. RESUMEN. Este proyecto consta de dos partes: La primera muestra la integración de un sistema operativo Linux embebido en una plataforma de desarrollo hardware llamada Zedboard. Esta plataforma utiliza un System on Chip (SoC) Zynq-7000 que está formado por dos procesadores ARM Cortex-A9 de doble núcleo y una FPGA Artix-7. El Linux embebido se construye utilizando la herramienta Linuxlink de Timesys, mientras que el hardware de la plataforma de desarrollo se configura con Vivado de Xilinx. El sistema se carga en una tarjeta SD que debe tener todos los archivos necesarios para completar el arranque y hacer funcionar el sistema. Algunos de esos archivos se generan con la herramienta SDK de Xilinx. En la segunda parte se utiliza el sistema construido para integrar un periférico en la FPGA del Zynq-7000, haciendo uso de Vivado, y se desarrollan los drivers necesarios para utilizarlo mediante el sistema operativo. Para probar esta última parte se desarrolla un programa de espacio de usuario.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Contribution to the analysis and design of reflectarray antennas for reconfigurable beam applications at frequencies above 100 GHz using liquid crystal technology

El trabajo contenido en esta tesis doctoral está encuadrado en el desarrollo de antenas reconfigurables electrónicamente capaces de proporcionar prestaciones competitivas a las aplicaciones cada vez más comunes que operan a frecuencias superiores a 60 GHz. En concreto, esta tesis se centra en el estudio, diseño, e implementación de las antenas reflectarray, a las que se introduce la tecnología de cristal líquido como elemento característico con el que se consigue reconfigurabilidad de haz de forma electrónica. Desde un punto de vista muy general, se puede describir un cristal líquido como un material cuya permitividad eléctrica es variable y controlada por una excitación externa, que generalmente suele corresponderse con un campo eléctrico quasi-estático (AC). Las antenas reflectarray de cristal líquido se han escogido como objeto de estudio por varias razones. La primera de ellas tiene que ver con las ventajas que los reflectarrays, y en especial aquellos realizados en configuración planar, proporcionan con respecto a otras antenas de alta ganancia como los reflectores o los “phased-arrays”. En los reflectarrays, la alimentación a través de una fuente primaria común (característica de reflectores) y el elevado número de grados de libertad de las celdas que los componen (característica de arrays) hacen que estas antenas puedan proporcionar prestaciones eléctricas iguales o mejores que las anteriores, a un coste más reducido y con estructuras de antena más compactas. La segunda razón radica en la flexibilidad que ofrece el cristal líquido a ser confinado y polarizado en recintos de geometría variada, como consecuencia de su fluidez (propiedad de los líquidos). Por ello, la tecnología de cristal líquido permite que el propio elemento reconfigurable en las celdas de reflectarray se adapte a la configuración planar de manera que en sí mismo, el cristal líquido sea una o varias de las capas características de esta configuración. Esto simplifica de forma drástica la estructura y la fabricación de este tipo de antenas, incluso si se comparan con reflectarrays reconfigurables basados en otras tecnologías como diodos, MEMS, etc. Por tanto, su coste y desarrollo es muy reducido, lo que hace que se puedan fabricar reflectarrays reconfigurables eléctricamente grandes, a bajo coste, y en producción elevada. Un ejemplo claro de una estructura similar, y que ha tenido éxito comercial, son las pantallas de cristal líquido. La tercera razón reside en el hecho de que el cristal líquido es, hasta la fecha, de las pocas tecnologías capaces de ofrecer reconfigurabilidad del haz a frecuencias superiores a 60 GHz. De hecho, el cristal líquido permite reconfigurabilidad en un amplio margen de frecuencias, que va desde DC a frecuencias del espectro visible, incluyendo las microondas y los THz. Otras tecnologías, como los materiales ferroeléctricos, el grafeno o la tecnología CMOS “on chip” permiten también conmutar el haz en estas frecuencias. Sin embargo, la tecnología CMOS tiene un elevado coste y actualmente está limitada a frecuencias inferiores a 150 GHz, y aunque los materiales ferroeléctricos o el grafeno puedan conmutar a frecuencias más altas y en un rango más amplio, tienen serias dificultades que los hacen aún inmaduros. En el caso de los materiales ferroeléctricos, los elevados voltajes para conmutar el material los hacen poco atractivos, mientras que en el caso del grafeno, su modelado aún está en discusión, y todavía no se han arrojado resultados experimentales que validen su idoneidad. Estas tres razones hacen que los reflectarrays basados en cristal líquido sean atractivos para multitud de aplicaciones de haz reconfigurable a frecuencias superiores a 60 GHz. Aplicaciones como radar de escaneo de imágenes de alta resolución, espectroscopia molecular, radiómetros para observación atmosférica, o comunicaciones inalámbricas de alta frecuencia (WiGig) son algunas de ellas. La tesis está estructurada en tres partes. En la primera de ellas se describen las características más comunes de los cristales líquidos, centrándonos en detalle en aquellas propiedades ofrecidas por este material en fase nemática. En concreto, se estudiará la anisotropía dieléctrica (Ae) de los cristales líquidos uniaxiales, que son los que se emplean en esta tesis, definida como la diferencia entre la permitividad paralela (£//) y la perpendicular (e±): Ae = e,, - e±. También se estudiará la variación de este parámetro (Ae) con la frecuencia, y el modelado electromagnético macroscópico más general que, extraído a partir de aquella, permite describir el cristal líquido para cada tensión de polarización en celdas de geometría planar. Este modelo es de suma importancia para garantizar precisión en el desfasaje proporcionado por las diferentes celdas reconfigurables para reflectarrays que se describirán en la siguiente parte de la tesis. La segunda parte de la tesis se centra en el diseño de celdas reflectarray resonantes basadas en cristal líquido. La razón por la que se escogen estos tipos de celdas reside en el hecho de que son las únicas capaces de proporcionar rangos de fase elevados ante la reducida anisotropía dieléctrica que ofrecen los cristales líquidos. El objetivo de esta parte trata, por tanto, de obtener estructuras de celdas reflectarray que sean capaces de proporcionar buenas prestaciones eléctricas a nivel de antena, mejorando sustancialmente las prestaciones de las celdas reportadas en el estado del arte, así como de desarrollar una herramienta de diseño general para aquellas. Para ello, se estudian las prestaciones eléctricas de diferentes tipos de elementos resonantes de cristal líquido que van, desde el más sencillo, que ha limitado el estado de la técnica hasta el desarrollo de esta tesis y que está formado por un sólo resonador, a elementos que constan de varios resonadores (multi-resonantes) y que pueden ser monocapa o multicapa. En un primer paso, el procedimiento de diseño de estas estructuras hace uso de un modelo convencional de cristal líquido que ha venido siendo usado en el estado del arte para este tipo de celdas, y que considera el cristal líquido como un material homogéneo e isótropo cuya permitividad varía entre (e/7) y (e±). Sin embargo, en esta parte de la tesis se demuestra que dicho modelado no es suficiente para describir de forma genérica el comportamiento del cristal líquido en las celdas tipo reflectarray. En la tesis se proponen procedimientos más exactos para el análisis y diseño basados en un modelo más general que define el cristal líquido como un material anisótropo e inhomogeneo en tres dimensiones, y se ha implementado una técnica que permite optimizar celdas multi-resonantes de forma eficiente para conseguir elevadas prestaciones en cuanto a ancho de banda, rango de fase, pérdidas, o sensibilidad al ángulo de incidencia. Los errores cometidos en el uso del modelado convencional a nivel de celda (amplitud y fase) se han analizado para varias geometrías, usando medidas de varios prototipos de antena que usan un cristal líquido real a frecuencias superiores a 100 GHz. Las medidas se han realizado en entorno periódico mediante un banco cuasi-óptico, que ha sido diseñado especialmente para este fin. Uno de estos prototipos se ha optimizado a 100 GHz para conseguir un ancho de banda relativamente elevado (10%), pérdidas reducidas, un rango de fase mayor de 360º, baja sensibilidad al ángulo de incidencia, y baja influencia de la inhomogeneidad transversal del cristal líquido en la celda. Estas prestaciones a nivel de celda superan de forma clara aquellas conseguidas por otros elementos que se han reportado en la literatura, de manera que dicho prototipo se ha usado en la última parte de la tesis para realizar diversas antenas de barrido. Finalmente, en esta parte se presenta una estrategia de caracterización de la anisotropía macroscópica a partir de medidas de los elementos de reflectarray diseñados en banco cuasi-óptico, obteniendo resultados tanto en las frecuencias de interés en RF como en AC, y comparándolas con aquellas obtenidas mediante otros métodos. La tercera parte de la tesis consiste en el estudio, diseño, fabricación y medida de antenas reconfigurables basadas en cristal líquido en configuraciones complejas. En reflectarrays pasivos, el procedimiento de diseño de la antena se limita únicamente al ajuste en cada celda de la antena de las dimensiones de las metalizaciones que se emplean para el control de fase, mediante procesos de optimización bien conocidos. Sin embargo, en el caso de reflectarrays reconfigurables basados en cristal líquido, resulta necesario un paso adicional, que consiste en calcular de forma adecuada las tensiones de control en cada celda del reflectarray para configurar la fase requerida en cada una de ellas, así como diseñar la estructura y los circuitos de control que permitan direccionar a cada elemento su tensión correspondiente. La síntesis de tensiones es por tanto igual o más importante que el diseño de la geometría de las celdas, puesto que éstas son las que están directamente relacionadas con la fase. En el estado del arte, existen varias estrategias de síntesis de tensiones que se basan en la caracterización experimental de la curva de fase respecto al voltaje. Sin embargo, esta caracterización sólo puede hacerse a un solo ángulo de incidencia y para unas determinadas dimensiones de celda, lo que produce que las tensiones sintetizadas sean diferentes de las adecuadas, y en definitiva que se alcancen errores de fase mayores de 70º. De esta forma, hasta la fecha, las prestaciones a nivel de antena que se han conseguido son reducidas en cuanto a ancho de banda, rango de escaneo o nivel de lóbulos secundarios. En esta última parte de la tesis, se introduce una nueva estrategia de síntesis de tensiones que es capaz de predecir mediante simulaciones, y con alta precisión, las tensiones que deben introducirse en cada celda teniendo en cuenta su ángulo de incidencia, sus dimensiones, la frecuencia, así como la señal de polarización definida por su frecuencia y forma de onda AC. Esta estrategia se basa en modelar cada uno de los estados de permitividad del cristal líquido como un sustrato anisótropo con inhomogeneidad longitudinal (1D), o en ciertos casos, como un tensor equivalente homogéneo. La precisión de ambos modelos electromagnéticos también se discute. Con el objetivo de obtener una herramienta eficiente de cálculo de tensiones, también se ha escrito e implementado una herramienta de análisis basada en el Método de los Momentos en el Dominio Espectral (SD-MoM) para sustratos estratificados anisótropos, que se usa en cada iteración del procedimiento de síntesis para analizar cada una de las celdas de la antena. La síntesis de tensiones se ha diseñado además para reducir al máximo el efecto del rizado de amplitud en el diagrama de radiación, que es característico en los reflectarrays que están formados por celdas con pérdidas elevadas, lo que en sí, supone un avance adicional para la obtención de mejores prestaciones de antena. Para el cálculo de los diagramas de radiación empleados en el procedimiento de síntesis, se asume un análisis elemento a elemento considerando periodicidad local, y se propone el uso de un método capaz de modelar el campo incidente de forma que se elimine la limitación de la periodicidad local en la excitación. Una vez definida la estrategia adecuada de cálculo de las tensiones a aplicar al cristal líquido en cada celda, la estructura de direccionamiento de las mismas en la antena, y diseñados los circuitos de control, se diseñan, fabrican y miden dos prototipos diferentes de antena de barrido electrónico a 100 GHz usando las celdas anteriormente presentadas. El primero de estos prototipos es un reflectarray en configuración “single offset” con capacidad de escaneo en un plano (elevación o azimut). Aunque previamente se realizan diseños de antenas de barrido en 2D a varias frecuencias en el rango de milimétricas y sub-milimétricas, y se proponen ciertas estrategias de direccionamiento que permiten conseguir este objetivo, se desarrolla el prototipo con direccionamiento en una dimensión con el fin de reducir el número de controles y posibles errores de fabricación, y así también validar la herramienta de diseño. Para un tamaño medio de apertura (con un numero de filas y columnas entre 30 y 50 elementos, lo que significa un reflectarray con un número de elementos superior a 900), la configuración “single offset” proporciona rangos de escaneo elevados, y ganancias que pueden oscilar entre los 20 y 30 dBi. En concreto, el prototipo medido proporciona un haz de barrido en un rango angular de 55º, en el que el nivel de lóbulos secundarios (SLL) permanece mejor de -13 dB en un ancho de banda de un 8%. La ganancia máxima es de 19.4 dBi. Estas prestaciones superan de forma clara aquellas conseguidas por otros autores. El segundo prototipo se corresponde con una antena de doble reflector que usa el reflectarray de cristal líquido como sub-reflector para escanear el haz en un plano (elevación o azimut). El objetivo básico de esta geometría es obtener mayores ganancias que en el reflectarray “single offset” con una estructura más compacta, aunque a expensas de reducir el rango de barrido. En concreto, se obtiene una ganancia máxima de 35 dBi, y un rango de barrido de 12º. Los procedimientos de síntesis de tensiones y de diseño de las estructuras de las celdas forman, en su conjunto, una herramienta completa de diseño precisa y eficiente de antenas reflectarray reconfigurables basados en cristales líquidos. Dicha herramienta se ha validado mediante el diseño, la fabricación y la medida de los prototipos anteriormente citados a 100 GHz, que consiguen algo nunca alcanzado anteriormente en la investigación de este tipo de antenas: unas prestaciones competitivas y una predicción excelente de los resultados. El procedimiento es general, y por tanto se puede usar a cualquier frecuencia en la que el cristal líquido ofrezca anisotropía dieléctrica, incluidos los THz. Los prototipos desarrollados en esta tesis doctoral suponen también unas de las primeras antenas de barrido real a frecuencias superiores a 100 GHz. En concreto, la antena de doble reflector para escaneo de haz es la primera antena reconfigurable electrónicamente a frecuencias superiores a 60 GHz que superan los 25 dBi de ganancia, siendo a su vez la primera antena de doble reflector que contiene un reflectarray reconfigurable como sub-reflector. Finalmente, se proponen ciertas mejoras que aún deben se deben realizar para hacer que estas antenas puedan ser un producto completamente desarrollado y competitivo en el mercado. ABSTRACT The work presented in this thesis is focused on the development of electronically reconfigurable antennas that are able to provide competitive electrical performance to the increasingly common applications operating at frequencies above 60 GHz. Specifically, this thesis presents the study, design, and implementation of reflectarray antennas, which incorporate liquid crystal (LC) materials to scan or reconfigure the beam electronically. From a general point of view, a liquid crystal can be defined as a material whose dielectric permittivity is variable and can be controlled with an external excitation, which usually corresponds with a quasi-static electric field (AC). By changing the dielectric permittivity at each cell that makes up the reflectarray, the phase shift on the aperture is controlled, so that a prescribed radiation pattern can be configured. Liquid Crystal-based reflectarrays have been chosen for several reasons. The first has to do with the advantages provided by the reflectarray antenna with respect to other high gain antennas, such as reflectors or phased arrays. The RF feeding in reflectarrays is achieved by using a common primary source (as in reflectors). This arrangement and the large number of degrees of freedom provided by the cells that make up the reflectarray (as in arrays), allow these antennas to provide a similar or even better electrical performance than other low profile antennas (reflectors and arrays), but assuming a more reduced cost and compactness. The second reason is the flexibility of the liquid crystal to be confined in an arbitrary geometry due to its fluidity (property of liquids). Therefore, the liquid crystal is able to adapt to a planar geometry so that it is one or more of the typical layers of this configuration. This simplifies drastically both the structure and manufacture of this type of antenna, even when compared with reconfigurable reflectarrays based on other technologies, such as diodes MEMS, etc. Therefore, the cost of developing this type of antenna is very small, which means that electrically large reconfigurable reflectarrays could be manufactured assuming low cost and greater productions. A paradigmatic example of a similar structure is the liquid crystal panel, which has already been commercialized successfully. The third reason lies in the fact that, at present, the liquid crystal is one of the few technologies capable of providing switching capabilities at frequencies above 60 GHz. In fact, the liquid crystal allows its permittivity to be switched in a wide range of frequencies, which are from DC to the visible spectrum, including microwaves and THz. Other technologies, such as ferroelectric materials, graphene or CMOS "on chip" technology also allow the beam to be switched at these frequencies. However, CMOS technology is expensive and is currently limited to frequencies below 150 GHz, and although ferroelectric materials or graphene can switch at higher frequencies and in a wider range, they have serious difficulties that make them immature. Ferroelectric materials involve the use of very high voltages to switch the material, making them unattractive, whereas the electromagnetic modelling of the graphene is still under discussion, so that the experimental results of devices based on this latter technology have not been reported yet. These three reasons make LC-based reflectarrays attractive for many applications that involve the use of electronically reconfigurable beams at frequencies beyond 60 GHz. Applications such as high resolution imaging radars, molecular spectroscopy, radiometers for atmospheric observation, or high frequency wireless communications (WiGig) are just some of them. This thesis is divided into three parts. In the first part, the most common properties of the liquid crystal materials are described, especially those exhibited in the nematic phase. The study is focused on the dielectric anisotropy (Ac) of uniaxial liquid crystals, which is defined as the difference between the parallel (e/7) and perpendicular (e±) permittivities: Ae = e,, - e±. This parameter allows the permittivity of a LC confined in an arbitrary volume at a certain biasing voltage to be described by solving a variational problem that involves both the electrostatic and elastic energies. Thus, the frequency dependence of (Ae) is also described and characterised. Note that an appropriate LC modelling is quite important to ensure enough accuracy in the phase shift provided by each cell that makes up the reflectarray, and therefore to achieve a good electrical performance at the antenna level. The second part of the thesis is focused on the design of resonant reflectarray cells based on liquid crystal. The reason why resonant cells have been chosen lies in the fact that they are able to provide enough phase range using the values of the dielectric anisotropy of the liquid crystals, which are typically small. Thus, the aim of this part is to investigate several reflectarray cell architectures capable of providing good electrical performance at the antenna level, which significantly improve the electrical performance of the cells reported in the literature. Similarly, another of the objectives is to develop a general tool to design these cells. To fulfill these objectives, the electrical yields of different types of resonant reflectarray elements are investigated, beginning from the simplest, which is made up of a single resonator and limits the state of the art. To overcome the electrical limitations of the single resonant cell, several elements consisting of multiple resonators are considered, which can be single-layer or multilayer. In a first step, the design procedure of these structures makes use of a conventional electromagnetic model which has been used in the literature, which considers that the liquid crystal behaves as homogeneous and isotropic materials whose permittivity varies between (e/7) y (e±). However, in this part of the thesis it is shown that the conventional modelling is not enough to describe the physical behaviour of the liquid crystal in reflectarray cells accurately. Therefore, a more accurate analysis and design procedure based on a more general model is proposed and developed, which defines the liquid crystal as an anisotropic three-dimensional inhomogeneous material. The design procedure is able to optimize multi-resonant cells efficiently to achieve good electrical performance in terms of bandwidth, phase range, losses, or sensitivity to the angle of incidence. The errors made when the conventional modelling (amplitude and phase) is considered have been also analysed for various cell geometries, by using measured results from several antenna prototypes made up of real liquid crystals at frequencies above 100 GHz. The measurements have been performed in a periodic environment using a quasi-optical bench, which has been designed especially for this purpose. One of these prototypes has been optimized to achieve a relatively large bandwidth (10%) at 100 GHz, low losses, a phase range of more than 360º, a low sensitivity to angle of incidence, and a low influence of the transversal inhomogeneity of the liquid crystal in the cell. The electrical yields of this prototype at the cell level improve those achieved by other elements reported in the literature, so that this prototype has been used in the last part of the thesis to perform several complete antennas for beam scanning applications. Finally, in this second part of the thesis, a novel strategy to characterise the macroscopic anisotropy using reflectarray cells is presented. The results in both RF and AC frequencies are compared with those obtained by other methods. The third part of the thesis consists on the study, design, manufacture and testing of LCbased reflectarray antennas in complex configurations. Note that the design procedure of a passive reflectarray antenna just consists on finding out the dimensions of the metallisations of each cell (which are used for phase control), using well-known optimization processes. However, in the case of reconfigurable reflectarrays based on liquid crystals, an additional step must be taken into account, which consists of accurately calculating the control voltages to be applied to each cell to configure the required phase-shift distribution on the surface of the antenna. Similarly, the structure to address the voltages at each cell and the control circuitry must be also considered. Therefore, the voltage synthesis is even more important than the design of the cell geometries (dimensions), since the voltages are directly related to the phase-shift. Several voltage synthesis procedures have been proposed in the state of the art, which are based on the experimental characterization of the phase/voltage curve. However, this characterization can be only carried out at a single angle of incidence and at certain cell dimensions, so that the synthesized voltages are different from those needed, thus giving rise to phase errors of more than 70°. Thus, the electrical yields of the LCreflectarrays reported in the literature are limited in terms of bandwidth, scanning range or side lobes level. In this last part of the thesis, a new voltage synthesis procedure has been defined and developed, which allows the required voltage to be calculated at each cell using simulations that take into account the particular dimensions of the cells, their angles of incidence, the frequency, and the AC biasing signal (frequency and waveform). The strategy is based on the modelling of each one of the permittivity states of the liquid crystal as an anisotropic substrate with longitudinal inhomogeneity (1D), or in certain cases, as an equivalent homogeneous tensor. The accuracy of both electromagnetic models is also discussed. The phase errors made by using the proposed voltage synthesis are better than 7º. In order to obtain an efficient tool to analyse and design the reflectarray, an electromagnetic analysis tool based on the Method of Moments in the spectral domain (SD-MoM) has also written and developed for anisotropic stratified media, which is used at each iteration of the voltage synthesis procedure. The voltage synthesis is also designed to minimize the effect of amplitude ripple on the radiation pattern, which is typical of reflectarrays made up of cells exhibiting high losses and represents a further advance in achieving a better antenna performance. To calculate the radiation patterns used in the synthesis procedure, an element-by-element analysis is assumed, which considers the local periodicity approach. Under this consideration, the use of a novel method is proposed, which avoids the limitation that the local periodicity imposes on the excitation. Once the appropriate strategy to calculate the voltages to be applied at each cell is developed, and once it is designed and manufactured both the structure to address the voltages to the antenna and the control circuits, two complete LC-based reflectarray antennas that operate at 100 GHz have been designed, manufactured and tested using the previously presented cells. The first prototype consists of a single offset reflectarray with beam scanning capabilities on one plane (elevation and azimuth). Although several LC-reflectarray antennas that provide 2-D scanning capabilities are also designed, and certain strategies to achieve the 2-D addressing of the voltage are proposed, the manufactured prototype addresses the voltages in one dimension in order to reduce the number of controls and manufacturing errors, and thereby validating the design tool. For an average aperture size (with a number of rows and columns of between 30 and 50 elements, which means a reflectarray with more than 900 cells), the single offset configuration provides an antenna gain of between 20 and 30 dBi and a large scanning range. The prototype tested at 100 GHz exhibits an electronically scanned beam in an angular range of 55º and 8% of bandwidth, in which the side lobe level (SLL) remains better than -13 dB. The maximum gain is 19.4 dBi. The electrical performance of the antenna is clearly an improvement on those achieved by other authors in the state of the art. The second prototype corresponds to a dual reflector antenna with a liquid crystal-based reflectarray used as a sub-reflector for beam scanning in one plane (azimuth or elevation). The main objective is to obtain a higher gain than that provided by the single offset configuration, but using a more compact architecture. In this case, a maximum gain of 35 dBi is achieved, although at the expense of reducing the scanning range to 12°, which is inherent in this type of structure. As a general statement, the voltage synthesis and the design procedure of the cells, jointly make up a complete, accurate and efficient design tool of reconfigurable reflectarray antennas based on liquid crystals. The tool has been validated by testing the previously mentioned prototypes at 100 GHz, which achieve something never reached before for this type of antenna: a competitive electrical performance, and an excellent prediction of the results. The design procedure is general and therefore can be used at any frequency for which the liquid crystal exhibits dielectric anisotropy. The two prototypes designed, manufactured and tested in this thesis are also some of the first antennas that currently operate at frequencies above 100 GHz. In fact, the dual reflector antenna is the first electronically scanned dual reflector antenna at frequencies above 60 GHz (the operation frequency is 100 GHz) with a gain greater than 25 dBi, being in turn the first dual-reflector antenna with a real reconfigurable sub-reflectarray. Finally, some improvements that should be still investigated to make these antennas commercially competitive are proposed.

Adaptación de GNU Radio a procesadores KeyStone II 66AK2xxx

En el presente proyecto se ha procedido a implantar la herramienta de procesado software GNU Radio en la tarjeta EVMK2H, que es un módulo de evaluación fabricado por Texas Instruments que incorpora un System on Chip (SoC) 66AK2H14 de la familia Keystone II, el cual dispone de 4 núcleos ARM y 8 núcleos DSP. Previamente a la instalación de GNU Radio, hubo que configurar la tarjeta, así como instalar el software necesario. De igual manera, se realizó una primera aproximación para comprender el funcionamiento de los sistemas de comunicación entre núcleos de que hace uso la tarjeta, y de los que se hizo uso posteriormente en el proyecto. Tras el portado de GNU Radio se ha comprobado el correcto funcionamiento del mecanismo de comunicación entre núcleos ARM y DSP con un par de aplicaciones de prueba. ABSTRACT. In the present project it was performed the implementation of the software processing toolkit GNU Radio into the EVMK2H board, which is an evaluation module from Texas Instruments that includes a 66AK2H14 System on Chip (SoC) from the Keystone II family, that provides 4 ARM cores and 8 DSP cores. Before installing GNU Radio, it was necessary to configure the board, and as well installing other needed software. Also, a first approach was performed to understand the way the communication system between cores included in the board works, which was used later in the project. After porting GNU Radio, some test applications have been written to test the correct operation of the communication mechanism between ARM and DSP cores.

Desenvolvimento e caracterização do filtro óptico de interferência variável para detectores de alta resolução espectral e biossensores.

O presente trabalho está fundamentado no desenvolvimento de uma metodologia e/ou uma tecnologia de obtenção e caracterização de filtros ópticos de interferência de banda passante variável [C.M. da Silva, 2010] e de banda de corte variáveis, constituídos por refletores dielétricos multicamadas de filmes finos intercalados por cavidades de Fabry-Perot não planares com espessuras linearmente variáveis, que apresentam a propriedade do deslocamento linear da transmitância máxima espectral em função da posição, isto é, um Filtro de Interferência Variável (FIV). Este método apresenta novas e abrangentes possibilidades de confecção de filtros ópticos de interferência variável: lineares ou em outras formas desejadas, de comprimento de onda de corte variável (passa baixa ou alta) e filtros de densidade neutra variável, através da deposição de metais, além de aplicações em uma promissora e nova área de pesquisa na deposição de filmes finos não uniformes. A etapa inicial deste desenvolvimento foi o estudo da teoria dos filtros ópticos dielétricos de interferência para projetar e construir um filtro óptico banda passante convencional de um comprimento de onda central com camadas homogêneas. A etapa seguinte, com base na teoria óptica dos filmes finos já estabelecida, foi desenvolver a extensão destes conhecimentos para determinar que a variação da espessura em um perfil inclinado e linear da cavidade entre os refletores de Bragg é o principal parâmetro para produzir o deslocamento espacial da transmitância espectral, possibilitando o uso de técnicas especiais para se obter uma variação em faixas de bandas de grande amplitude, em um único filtro. Um trabalho de modelagem analítica e análise de tolerância de espessuras dos filmes depositados foram necessários para a seleção da estratégia do \"mascaramento\" seletivo do material evaporado formado na câmara e-Beam (elétron-Beam) com o objetivo da obtenção do filtro espectral linear variável de características desejadas. Para tanto, de acordo com os requisitos de projeto, foram necessárias adaptações em uma evaporadora por e-Beam para receber um obliterador mecânico especialmente projetado para compatibilizar os parâmetros das técnicas convencionais de deposição com o objetivo de se obter um perfil inclinado, perfil este previsto em processos de simulação para ajustar e calibrar a geometria do obliterador e se obter um filme depositado na espessura, conformação e disposição pretendidos. Ao final destas etapas de modelagem analítica, simulação e refinamento recorrente, foram determinados os parâmetros de projeto para obtenção de um determinado FIV (Filtro de Interferência Variável) especificado. Baseadas nos FIVs muitas aplicações são emergentes: dispositivos multi, hiper e ultra espectral para sensoriamento remoto e análise ambiental, sistemas Lab-on-Chip, biossensores, detectores chip-sized, espectrofotometria de fluorescência on-chip, detectores de deslocamento de comprimento de onda, sistemas de interrogação, sistemas de imageamento espectral, microespectrofotômetros e etc. No escopo deste trabalho se pretende abranger um estudo de uma referência básica do emprego do (FIV) filtro de interferência variável como detector de varredura de comprimento de ondas em sensores biológicos e químicos compatível com pós processamento CMOS. Um sistema básico que é constituído por um FIV montado sobre uma matriz de sensores ópticos conectada a um módulo eletrônico dedicado a medir a intensidade da radiação incidente e as bandas de absorção das moléculas presentes em uma câmara de detecção de um sistema próprio de canais de microfluidos, configurando-se em um sistema de aquisição e armazenamento de dados (DAS), é proposto para demonstrar as possibilidades do FIV e para servir de base para estudos exploratórios das suas diversas potencialidades que, entre tantas, algumas são mencionadas ao longo deste trabalho. O protótipo obtido é capaz de analisar fluidos químicos ou biológicos e pode ser confrontado com os resultados obtidos por equipamentos homologados de uso corrente.

Efficient Mitigation of Data and Control Flow Errors in Microprocessors

The use of microprocessor-based systems is gaining importance in application domains where safety is a must. For this reason, there is a growing concern about the mitigation of SEU and SET effects. This paper presents a new hybrid technique aimed to protect both the data and the control-flow of embedded applications running on microprocessors. On one hand, the approach is based on software redundancy techniques for correcting errors produced in the data. On the other hand, control-flow errors can be detected by reusing the on-chip debug interface, existing in most modern microprocessors. Experimental results show an important increase in the system reliability even superior to two orders of magnitude, in terms of mitigation of both SEUs and SETs. Furthermore, the overheads incurred by our technique can be perfectly assumable in low-cost systems.

Regulador linear de tensão em tecnologia HV-CMOS

Atualmente, assiste-se na nossa sociedade a um recurso e uso massivo de equipamentos eletrónicos portáteis. Este facto, aliado à competitividade de mercado, exigiu o desenvolvimento desses equipamentos com o intuito de melhorar a sua gestão de potência e, obter, consequentemente, maior autonomia e rendimento. Assim, na gestão de potência de um SoC são os reguladores de tensão que assumem um papel de extrema importância. O trabalho realizado ao longo da presente dissertação pressupõe o projeto de um regulador linear de tensão do tipo LDO em tecnologia HV-CMOS, capaz de suportar tensões de entrada de 12V com vista à alimentação de blocos funcionais RF-CMOS com 3,3V e uma corrente de 100mA. Foi implementado através do processo CMOS de 0.35μm de 50V da Austria Micro Systems. A corrente de quiescente do regulador linear de tensão que determina a eficiência de corrente é de 120,22μA. Possui uma eficiência de corrente de 99,88% e um rendimento de 82,46% quando a tensão mínima de entrada é utilizada. O regulador linear de tensão possui uma tensão de dropout de 707mV. A estabilidade do sistema é mantida mesmo com transições de carga de 10μA para 100mA. O regulador possui um tempo de estabelecimento inferior a 2,4μs e uma variação da tensão de saída relativamente ao seu valor nominal inferior a 18mV, ambos para o pior caso. Porém, este regulador possui um undershoot e um overshoot de +- 1,85V.

Low-cost disposable ALT electrochemical microsensors for in-vitro hepatotoxic assessment

Liver-on-chip systems are widely seen as having the potential to replace animal testing for long-term liver toxicity assessments. However, such systems necessitate solutions, such as electrochemical microsensors, to provide information about the cells exposed to chemical compounds in a confined space. This study describes the development of microsensors for the detection of alanine-aminotransferase (ALT), an intracellular enzyme found in hepatocytes, for monitoring the viability of in-vitro hepatic cell cultures. The electrochemical sensors were developed by using screen printed electrodes functionalized by drop-casting. These technologies are intended to produce disposable and low-cost sensors that can easily be exchanged once their performance is degraded. The sensors are capable of measuring ALT in a microfluidic environment through the detection of changes in glutamate concentration. The microsensors were found to be stable for more than 60 days and were successfully tested using hepatocellular lysates to assess their capability to quantify ALT activity in a hepatic cell culture. These results open the way to their integration in liver bioreactors to assess hepatocellular toxicity in-vitro.

Progress in silicon-based quantum computation

We review progress at the Australian Centre for Quantum Computer Technology towards the fabrication and demonstration of spin qubits and charge qubits based on phosphorus donor atoms embedded in intrinsic silicon. Fabrication is being pursued via two complementary pathways: a 'top-down' approach for near-term production of few-qubit demonstration devices and a 'bottom-up' approach for large-scale qubit arrays with sub-nanometre precision. The 'top-down' approach employs a low-energy (keV) ion beam to implant the phosphorus atoms. Single-atom control during implantation is achieved by monitoring on-chip detector electrodes, integrated within the device structure. In contrast, the 'bottom-up' approach uses scanning tunnelling microscope lithography and epitaxial silicon overgrowth to construct devices at an atomic scale. In both cases, surface electrodes control the qubit using voltage pulses, and dual single-electron transistors operating near the quantum limit provide fast read-out with spurious-signal rejection.

Interface adaptor logic: A new model for interfacing peripherals in IP based designs

The introduction of standard on-chip buses has eased integration and boosted the production of IP functional cores. However, once an IP is bus specific retargeting to a different bus is time-consuming and tedious, and this reduces the reusability of the bus-specific IP. As new bus standards are introduced and different interconnection methods are proposed, this problem increases. Many solutions have been proposed, however these solutions either limit the IP block performance or are restricted to a particular platform. A new concept is presented that can connect IP blocks to a wide variety of interface architectures with low overhead. This is achieved through the use a special interface adaptor logic layer.

Intracellular protein determination using droplet-based immunoassays

This paper describes the implementation of a sensitive, on-chip immunoassay for the analysis of intracellular proteins, developed using microdroplet technology. The system offers a number of analytical functionalities, enabling the lysis of low cell numbers, as well as protein detection and quantification, integrated within a single process flow. Cells were introduced into the device in suspension and were electrically lysed in situ. The cell lysate was subsequently encapsulated together with antibody-functionalized beads into stable, water-in-oil droplets, which were stored on-chip. The binding of intracellular proteins to the beads was monitored fluorescently. By analyzing many individual droplets and quantifying the data obtained against standard additions, we measured the level of two intracellular proteins, namely, HRas-mCitrine, expressed within HEK-293 cells, and actin-EGFP, expressed within MCF-7 cells. We determined the concentrations of these proteins over 5 orders of magnitude, from ~50 pM to 1 µM. The results from this semiautomated method were compared to those for determinations made using Western blots, and were found not only to be faster, but required a smaller number of cells. © 2011 American Chemical Society.

Bessel beams from semiconductor light sources

We report on recent progress in the generation of non-diffracting (Bessel) beams from semiconductor light sources including both edge-emitting and surface-emitting semiconductor lasers as well as light-emitting diodes (LEDs). Bessel beams at the power level of Watts with central lobe diameters of a few to tens of micrometers were achieved from compact and highly efficient lasers. The practicality of reducing the central lobe size of the Bessel beam generated with high-power broad-stripe semiconductor lasers and LEDs to a level unachievable by means of traditional focusing has been demonstrated. We also discuss an approach to exceed the limit of power density for the focusing of radiation with high beam propagation parameter M2. Finally, we consider the potential of the semiconductor lasers for applications in optical trapping/tweezing and the perspectives to replace their gas and solid-state laser counterparts for a range of implementations in optical manipulation towards lab-on-chip configurations. © 2014 Elsevier Ltd.

Optical trapping with superfocused high-M2 laser diode beam

Many applications of high-power laser diodes demand tight focusing. This is often not possible due to the multimode nature of semiconductor laser radiation possessing beam propagation parameter M2 values in double-digits. We propose a method of 'interference' superfocusing of high-M2 diode laser beams with a technique developed for the generation of Bessel beams based on the employment of an axicon fabricated on the tip of a 100 μm diameter optical fiber with highprecision direct laser writing. Using axicons with apex angle 140º and rounded tip area as small as 10 μm diameter, we demonstrate 2-4 μm diameter focused laser 'needle' beams with approximately 20 μm propagation length generated from multimode diode laser with beam propagation parameter M2=18 and emission wavelength of 960 nm. This is a few-fold reduction compared to the minimal focal spot size of 11 μm that could be achieved if focused by an 'ideal' lens of unity numerical aperture. The same technique using a 160º axicon allowed us to demonstrate few-μm-wide laser 'needle' beams with nearly 100 μm propagation length with which to demonstrate optical trapping of 5-6 μm rat blood red cells in a water-heparin solution. Our results indicate the good potential of superfocused diode laser beams for applications relating to optical trapping and manipulation of microscopic objects including living biological objects with aspirations towards subsequent novel lab-on-chip configurations.

Efficient asynchronous scheduling algorithms for cost-effective buffered crossbar switches

Buffered crossbar switches have recently attracted considerable attention as the next generation of high speed interconnects. They are a special type of crossbar switches with an exclusive buffer at each crosspoint of the crossbar. They demonstrate unique advantages over traditional unbuffered crossbar switches, such as high throughput, low latency, and asynchronous packet scheduling. However, since crosspoint buffers are expensive on-chip memories, it is desired that each crosspoint has only a small buffer. This dissertation proposes a series of practical algorithms and techniques for efficient packet scheduling for buffered crossbar switches. To reduce the hardware cost of such switches and make them scalable, we considered partially buffered crossbars, whose crosspoint buffers can be of an arbitrarily small size. Firstly, we introduced a hybrid scheme called Packet-mode Asynchronous Scheduling Algorithm (PASA) to schedule best effort traffic. PASA combines the features of both distributed and centralized scheduling algorithms and can directly handle variable length packets without Segmentation And Reassembly (SAR). We showed by theoretical analysis that it achieves 100% throughput for any admissible traffic in a crossbar with a speedup of two. Moreover, outputs in PASA have a large probability to avoid the more time-consuming centralized scheduling process, and thus make fast scheduling decisions. Secondly, we proposed the Fair Asynchronous Segment Scheduling (FASS) algorithm to handle guaranteed performance traffic with explicit flow rates. FASS reduces the crosspoint buffer size by dividing packets into shorter segments before transmission. It also provides tight constant performance guarantees by emulating the ideal Generalized Processor Sharing (GPS) model. Furthermore, FASS requires no speedup for the crossbar, lowering the hardware cost and improving the switch capacity. Thirdly, we presented a bandwidth allocation scheme called Queue Length Proportional (QLP) to apply FASS to best effort traffic. QLP dynamically obtains a feasible bandwidth allocation matrix based on the queue length information, and thus assists the crossbar switch to be more work-conserving. The feasibility and stability of QLP were proved, no matter whether the traffic distribution is uniform or non-uniform. Hence, based on bandwidth allocation of QLP, FASS can also achieve 100% throughput for best effort traffic in a crossbar without speedup.