Escolarización formal, memoria autobiográfica y concepciones culturales del yo.

Resumen basado en el de la publicación

School Starters' Early Structure Sense. 'Sentido estructural temprano de estudiantes al inicio de su escolarización'.

Resumen basado en el de la publicación

Escolarización de niños invidentes y su integración social : pautas para una intervención pedagógica en el ámbito escolar.

Resumen basado en el de la publicación

Sistema didáctico y enseñanza de gramática en los años iniciales de la escolarización

O trabalho a ser exposto consiste em uma análise de dados parciais de um projeto de pesquisa desenvolvido pela pesquisadora junto a um grupo de professoras de anos iniciais do Ensino Fundamental de uma escola municipal situada no Estado do Rio Grande do Sul (Brasil), integrado a um projeto de reformulação curricular que atinge o ensino de Língua Portuguesa

Circuitos turísticos: rota dos museus mineiros : faixa piritosa ibérica

Longe vai o tempo em que a Indústria e a Técnica e, mais exactamente, os seus vestígios estavam excluídos daquilo a que chamamos património cultural. De facto, há muito tempo que, um pouco por todo o mundo e também entre nós, se ouve falar de património técnico, de património industrial e, até, de património mineiro e geológico. Nasceram sociedades, associações, organismos oficiais, criaram-se Arquivos, Centros de Estudo e Museus. Existe hoje por toda a parte, e particularmente na Europa e nas Américas, um público fiel que percorre centenas de quilómetros em demanda de vestígios da civilização industrial, que visita museus e sítios ligados à pré-industrialização, à indústria e, especialmente, à mineração das diversas idades históricas.

El saber de la escolarización neoliberal en el discurso del cambio educativo del Gobierno de Sixto Durán Ballén: período 1992-1996

El tema de investigación«El saber de la escolarización neoliberal en el discurso del cambio educativo del Gobierno de Sixto Durán Ballén», Período: 1992-1996,tiene como objetivo principal identificar los enunciados de la escolarización neoliberal y conocer su impacto en la realidad educativa ecuatoriana. El tema tiene como contexto históricola transición del Ecuador, desde una fase del capitalismo dominado por el Estado Nacional, a otra fase liderada por el sistema financiero internacional –representado por el FMI y el BM- y, las empresas transnacionales. La situación caótica en que se encontraba el Ecuador en los años 80 permitió la puesta en marcha de los programas de Ajuste Estructural que consistió en una serie de medidas necesarias para lograr dos propósitos: uno, la apertura de la economía al mercado internacional; y dos, la garantía legal y económica del pago de la deuda externa. El Gobierno de Sixto Durán Ballén continuó con el Programa de Ajuste Estructural al intentar «modernizar» las instituciones públicas y privilegiar el pago de la deuda externa, loque significó desatender a educación, salud y empleo y ahondar las desigualdades sociales. En el caso de la educación ecuatoriana el período de Sixto Durán Ballén se caracterizó por profundizar las tendencias precedentes con respecto a la desinversión y desinstitucionalización del sector. Los bajos recursos limitaron el acceso y la calidadeducativa reduciéndose incluso las metas fijadas en el «Programa Educación Para Todos». Los maestros también sufrieron el deterioro de sus condiciones de vida y de trabajo lo que conllevó una enorme conflictividad en el sector. La desatención del Estado con la educación estimula a otros sectores a ofrecer servicios educativos y crece la educación privada cuantitativa y cualitativamente, epro, se amplían las desigualdades con la educación pública que daba cobertura a los sectores pobres. Adicionalmente, se evidencia la pérdida de rectoría de la política educativa del Ministerio de Educación cuando permite que el BM y el BID dirijanlos programas EB/PRODEC y PROMECEB. En definitiva, la investigación muestra cómo el carácter globalizador de la escolarización neoliberal va modelando no sólo la dimensión económica, políticay cultural de la región latinoamericana, también en el Ecuador se inserta en programas educativos específicos imprimiendo en ellos medidas de cuasi-mercado en los sectores más pobres.

Implicaciones educativas y socioculturales del modelo de territorialización y circuitos escolares en las redes históricas de la educación intercultural bilingüe en Cotopaxi

Las redes educativas interculturales están arraigadas en el país desde hace décadas. Concretamente la referida, de Cotopaxi, cuenta con cerca de 60 años, desde su creación auspiciada por miembros de la orden salesiana y otros sectores religiosos. Han producido por sí mismas y en alianza con otros organismos propuestas pedagógicas y prácticas escolares que han moldeado generaciones de estudiantes, con importantes impactos en la comunidad, sobre todo en la consolidación de sentidos de pertenencia cultural y formación de liderazgos de profunda repercusión en el plano político y en la superación de barreras de género. La territorialización educativa es un proceso en marcha de reorganización del modelo de la gestión escolar que se efectúa sobre la base de técnicas geosatelitales de localización e identificación de escuelas. Estos criterios rompen la articulación espacial y social de las escuelas de Cotopaxi, por cuanto las variables para delimitar los circuitos son exclusivamente de tipo geográfico y se asientan en expectativas de cobertura escolar relacionadas con lógicas presupuestarias, cuestión que está llevando al cierre de escuelas que no son funcionales a tales criterios. Las variables de tipo sociológico o antropológico no son consideradas en ningún sentido. Tomando en cuenta estos antecedentes, las preguntas que vertebran la reflexión son las siguientes: ¿Qué implicaciones tiene la aplicación del modelo de circuitos educativos en el esquema socio espacial de la red de escuelas interculturales? ¿Cuáles son sus repercusiones en el entorno social y cultural de las escuelas considerando el papel central que ellas cumplen en la vida de la comunidad? ¿Qué tipo de estrategias construyen los actores de la red para enfrentar esta transformación?

Novos algoritmos para roteamento de circuitos VLSI

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

Uma Técnica de depuração e teste de circuitos integrados usando um microscópio eletrônico

O trabalho tem por objetivo mostrar uma técnica de depuração de circuitos integrados VLSI, utilizando um microscópio eletrônico de varredura (MEV) aliado ao fenômeno de contraste por tensão. São abordadas a descrição da ferramenta, técnicas de observação e depuração dos circuitos, bem como, são sugeridas estratégias de concepção visando facilitar a depuração dos circuitos. Embora tenham sido utilizados circuitos NMOS para realizar as experiências, a técnica é aplicável a circuitos MOS em geral. Resultados experimentais, utilizando circuitos projetados no PGCC, são apresentados.

Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP

Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Algoritmos para o posicionamento de células em circuitos VLSI

Este trabalho faz uma análise ampla sobre os algoritmos de posicionamento. Diversos são extraídos da literatura e de publicações recentes de posicionamento. Eles foram implementados para uma comparação mais precisa. Novos métodos são propostos, com resultados promissores. A maior parte dos algoritmos, ao contrário do que costuma encontrar-se na literatura, é explicada com detalhes de implementação, de forma que não fiquem questões em aberto. Isto só possível pela forte base de implementação por trás deste texto. O algorítmo de Fidduccia Mateyeses, por exemplo, é um algorítmo complexo e por isto foi explicado com detalhes de implementação. Assim como uma revisão de técnicas conhecidas e publicadas, este trabalho oferece algumas inovações no fluxo de posicionamento. Propõe-se um novo algorítimo para posicionamento inicial, bem como uma variação inédita do Cluster Growth que mostrta ótimos resultados. É apresentada uma série de evoluções ao algorítmo de Simulated Annealling: cálculo automático de temperatura inicial, funções de perturbação gulosas (direcionadas a força), combinação de funções de perturbação atingindo melhores resultados (em torno de 20%), otimização no cálculo de tamanho dos fios (avaliação das redes modificadas e aproveitamento de cálculos anteriores, com ganhos em torno de 45%). Todas estas modificações propiciam uma maior velocidade e convergência do método de Simulated Annealling. É mostrado que os algorítmos construtivos (incluindo o posicionador do Tropic, baseado em quadratura com Terminal Propagation) apresentam um resultado pior que o Simulated Annealling em termos de qualidade de posicionamento às custas de um longo tempo de CPD. Porém, o uso de técnicas propostas neste trabalho, em conjunto com outras técnicas propostas em outros trabalhos (como o trabalho de Lixin Su) podem acelerar o SA, de forma que a relação qualidade/tempo aumente.

Uma ferramenta para automação da geração do leiaute de circuitos analógicos sobre uma matriz de transistores MOS pré-difundidos

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Estimativa de capacitâncias e consumo de potência em circuitos combinacionais CMOS no nível lógico

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.