Loss model for a high frequency and low load DC/DC synchronous buck converter

This work presents a behavioral-analytical hybrid loss model for a buck converter. The model has been designed for a wide operating frequency range up to 4MHz and a low power range (below 20W). It is focused on the switching losses obtained in the power MOSFETs. Main advantages of the model are the fast calculation time and a good accuracy. It has been validated by simulation and experimentally with one Ga, power transistor and two Si MOSFETs. Results show good agreement between measurements and the model.

Hybrid behavioral-analytical loss model for a high frequency and low load DC/DC buck converter

This work presents a behavioral-analytical hybrid loss model for a buck converter. The model has been designed for a wide operating frequency range up to 4MHz and a low power range (below 20W). It is focused on the switching losses obtained in the power MOSFETs. Main advantages of the model are the fast calculation time (below 8.5 seconds) and a good accuracy, which makes this model suitable for the optimization process of the losses in the design of a converter. It has been validated by simulation and experimentally with one GaN power transistor and three Si MOSFETs. Results show good agreement between measurements and the model

Impact of N2 plasma power discharge on AlGaN/GaN HEMT performance

The effects of power and time conditions of in situ N2 plasma treatment, prior to silicon nitride (SiN) passivation, were investigated on an AlGaN/GaN high-electron mobility transistor (HEMT). These studies reveal that N2 plasma power is a critical parameter to control the SiN/AlGaN interface quality, which directly affects the 2-D electron gas density. Significant enhancement in the HEMT characteristics was observed by using a low power N2 plasma pretreatment. In contrast, a marked gradual reduction in the maximum drain-source current density (IDS max) and maximum transconductance (gm max), as well as in fT and fmax, was observed as the N2 plasma power increases (up to 40% decrease for 210 W). Different mechanisms were proposed to be dominant as a function of the discharge power range. A good correlation was observed between the device electrical characteristics and the surface assessment by atomic force microscopy and Kelvin force microscopy techniques.

Structural and morphological studies on wet-etched InAlGaN barrier HEMT structures

The quaternary nitride-based high electron mobility transistor (HEMT) has been recently a focus of interest because of the possibility to grow lattice-matched barrier to GaN and tune the barrier bandgap at the same time.

Optical properties and microstructure of 2.02-3.30 eV ZnCdO nanowires: effect of thermal annealing

ZnCdO nanowires with up to 45% Cd are demonstrated showing room temperature photoluminescence (PL) down to 2.02 eV and a radiative efficiency similar to that of ZnO nanowires. Analysis of the microstructure in individual nanowires confirms the presence of a single wurtzite phase even at the highest Cd contents, with a homogeneous distribution of Cd both in the longitudinal and transverse directions. Thermal annealing at 550 °C yields an overall improvement of the PL, which is blue-shifted as a result of the homogeneous decrease of Cd throughout the nanowire, but the single wurtzite structure is fully maintained.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

A 0.0016 mm(2) 0.64 nJ leakage-based CMOS temperature sensor

This paper presents a CMOS temperature sensor based on the thermal dependencies of the leakage currents targeting the 65 nm node. To compensate for the effect of process fluctuations, the proposed sensor realizes the ratio of two measures of the time it takes a capacitor to discharge through a transistor in the subthreshold regime. Furthermore, a novel charging mechanism for the capacitor is proposed to further increase the robustness against fabrication variability. The sensor, including digitization and interfacing, occupies 0.0016 mm2 and has an energy consumption of 47.7–633 pJ per sample. The resolution of the sensor is 0.28 °C, and the 3σ inaccuracy over the range 40–110 °C is 1.17 °C.

Receptores homodinos a 300 GHz basados en tecnología CMOS

Using CMOS transistors for terahertz detection is currently a disruptive technology that offers the direct integration of a terahertz detector with video preamplifiers. The detectors are based on the resistive mixer concept and its performance mainly depends on the following parameters: type of antenna, electrical parameters (gate to drain capacitor and channel length of the CMOS device) and foundry. Two different 300 GHz detectors are discussed: a single transistor detector with a broadband antenna and a differential pair driven by a resonant patch antenna.

300 GHz CMOS video detection using broadband and active planar antennas

Using CMOS transistors for terahertz detection is currently a disruptive technology that offers the direct integration of a terahertz detector with video preamplifiers. The detectors are based on the resistive mixer concept and performance mainly depends on the following parameters: type of antenna, electrical parameters (gate to drain capacitor and channel length of the CMOS device) and foundry. Two different 300 GHz detectors are discussed: a single transistor detector with a broadband antenna and a differential pair driven by a resonant patch antenna.

Movimiento de paredes de dominio magnético en nanohilos con defectos controlados

La investigación realizada en este trabajo de tesis se ha centrado en el estudio de la generación, anclaje y desenganche de paredes de dominio magnético en nanohilos de permalloy con defectos controlados. Las últimas tecnologías de nanofabricación han abierto importantes líneas de investigación centradas en el estudio del movimiento de paredes de dominio magnético, gracias a su potencial aplicación en memorias magnéticas del futuro. En el 2004, Stuart Parkin de IBM introdujo un concepto innovador, el dispositivo “Racetrack”, basado en un nanohilo ferromagnético donde los dominios de imanación representan los "bits" de información. La frontera entre dominios, ie pared magnética, se moverían en una situación ideal por medio de transferencia de espín de una corriente polarizada. Se anclan en determinadas posiciones gracias a pequeños defectos o constricciones de tamaño nanométrico fabricados por litografía electrónica. El éxito de esta idea se basa en la generación, anclaje y desenganche de las paredes de dominio de forma controlada y repetitiva, tanto para la lectura como para la escritura de los bits de información. Slonczewski en 1994 muestra que la corriente polarizada de espín puede transferir momento magnético a la imanación local y así mover paredes por transferencia de espín y no por el campo creado por la corriente. Desde entonces muchos grupos de investigación de todo el mundo trabajan en optimizar las condiciones de transferencia de espín para mover paredes de dominio. La fracción de electrones polarizados que viaja en un hilo ferromagnético es considerablemente pequeña, así hoy por hoy la corriente necesaria para mover una pared magnética por transferencia de espín es superior a 1 107 A/cm2. Una densidad de corriente tan elevada no sólo tiene como consecuencia una importante degradación del dispositivo sino también se observan importantes efectos relacionados con el calentamiento por efecto Joule inducido por la corriente. Otro de los problemas científico - tecnológicos a resolver es la diversidad de paredes de dominio magnético ancladas en el defecto. Los diferentes tipos de pared anclados en el defecto, su quiralidad o el campo o corriente necesarios para desenganchar la pared pueden variar dependiendo si el defecto posee dimensiones ligeramente diferentes o si la pared se ancla con un método distinto. Además, existe una componente estocástica presente tanto en la nucleación como en el proceso de anclaje y desenganche que por un lado puede ser debido a la naturaleza de la pared que viaja por el hilo a una determinada temperatura distinta de cero, así como a defectos inevitables en el proceso de fabricación. Esto constituye un gran inconveniente dado que según el tipo de pared es necesario aplicar distintos valores de corriente y/o campo para desenganchar la pared del defecto. Como se menciona anteriormente, para realizar de forma eficaz la lectura y escritura de los bits de información, es necesaria la inyección, anclaje y desenganche forma controlada y repetitiva. Esto implica generar, anclar y desenganchar las paredes de dominio siempre en las mismas condiciones, ie siempre a la misma corriente o campo aplicado. Por ello, en el primer capítulo de resultados de esta tesis estudiamos el anclaje y desenganche de paredes de dominio en defectos de seis formas distintas, cada uno, de dos profundidades diferentes. Hemos realizado un análisis estadístico en diferentes hilos, donde hemos estudiado la probabilidad de anclaje cada tipo de defecto y la dispersión en el valor de campo magnético aplicado necesario para desenganchar la pared. Luego, continuamos con el estudio de la nucleación de las paredes de dominio magnético con pulsos de corriente a través una linea adyacente al nanohilo. Estudiamos defectos de tres formas distintas e identificamos, en función del valor de campo magnético aplicado, los distintos tipos de paredes de dominio anclados en cada uno de ellos. Además, con la ayuda de este método de inyección que es rápido y eficaz, hemos sido capaces de generar y anclar un único tipo de pared minimizando el comportamiento estocástico de la pared mencionado anteriormente. En estas condiciones óptimas, hemos estudiado el desenganche de las paredes de dominio por medio de corriente polarizada en espín, donde hemos conseguido desenganchar la pared de forma controlada y repetitiva siempre para los mismos valores de corriente y campo magnético aplicados. Además, aplicando pulsos de corriente en distintas direcciones, estudiamos en base a su diferencia, la contribución térmica debido al efecto Joule. Los resultados obtenidos representan un importante avance hacia la explotación práctica de este tipo de dispositivos. ABSTRACT The research activity of this thesis was focused on the nucleation, pinning and depinning of magnetic domain walls (DWs) in notched permalloy nanowires. The access to nanofabrication techniques has boosted the number of applications based on magnetic domain walls (DWs) like memory devices. In 2004, Stuart Parkin at IBM, conceived an innovative concept, the “racetrack memory” based on a ferromagnetic nanowire were the magnetic domains constitute the “bits” of information. The frontier between those magnetic domains, ie magnetic domain wall, will move ideally assisted by a spin polarized current. DWs will pin at certain positions due to artificially created pinning sites or “notches” fabricated with ebeam lithography. The success of this idea relies on the careful and predictable control on DW nucleation and a defined pinning-depinning process in order to read and write the bits of information. Sloncsewski in 1994 shows that a spin polarized current can transfer magnetic moment to the local magnetization to move the DWs instead of the magnetic field created by the current. Since then many research groups worldwide have been working on optimizing the conditions for the current induced DW motion due to the spin transfer effect. The fraction of spin polarized electrons traveling through a ferromagnetic nanowire is considerably small, so nowadays the current density required to move a DW by STT exceeds 1 107 A/cm2. A high current density not only can produce a significant degradation of the device but also important effects related to Joule heating were also observed . There are other scientific and technological issues to solve regarding the diversity of DWs states pinned at the notch. The types of DWs pinned, their chirality or their characteristic depinning current or field, may change if the notch has slightly different dimensions, the stripe has different thickness or even if the DW is pinned by a different procedure. Additionally, there is a stochastic component in both the injection of the DW and in its pinning-depinning process, which may be partly intrinsic to the nature of the travelling DW at a non-zero temperature and partly due to the unavoidable defects introduced during the nano-fabrication process. This constitutes an important inconvenient because depending on the DW type different values of current of magnetic field need to be applied in order to depin a DW from the notch. As mentioned earlier, in order to write and read the bits of information accurately, a controlled reproducible and predictable pinning- depinning process is required. This implies to nucleate, pin and depin always at the same applied magnetic field or current. Therefore, in the first chapter of this thesis we studied the pinning and depinning of DW in six different notch shapes and two depths. An statistical analysis was conducted in order to determine which notch type performed best in terms of pinning probability and the dispersion measured in the magnetic field necessary to depin the magnetic DWs. Then, we continued studying the nucleation of DWs with nanosecond current pulses by an adjacent conductive stripe. We studied the conditions for DW injection that allow a selective pinning of the different types of DWs in Permalloy nanostripes with 3 different notch shapes. Furthermore, with this injection method, which has proven to be fast and reliable, we manage to nucleate only one type of DW avoiding its stochastic behavior mentioned earlier. Having achieved this optimized conditions we studied current induced depinning where we also achieved a controlled and reproducible depinning process at always the same applied current and magnetic field. Additionally, changing the pulse polarity we studied the joule heating contribution in a current induced depinning process. The results obtained represent an important step towards the practical exploitation of these devices.

Thermal, stress, and traps effects in AlGaN/GaN HEMTs

GaN y AlN son materiales semiconductores piezoeléctricos del grupo III-V. La heterounión AlGaN/GaN presenta una elevada carga de polarización tanto piezoeléctrica como espontánea en la intercara, lo que genera en su cercanía un 2DEG de grandes concentración y movilidad. Este 2DEG produce una muy alta potencia de salida, que a su vez genera una elevada temperatura de red. Las tensiones de puerta y drenador provocan un stress piezoeléctrico inverso, que puede afectar a la carga de polarización piezoeléctrica y así influir la densidad 2DEG y las características de salida. Por tanto, la física del dispositivo es relevante para todos sus aspectos eléctricos, térmicos y mecánicos. En esta tesis se utiliza el software comercial COMSOL, basado en el método de elementos finitos (FEM), para simular el comportamiento integral electro-térmico, electro-mecánico y electro-térmico-mecánico de los HEMTs de GaN. Las partes de acoplamiento incluyen el modelo de deriva y difusión para el transporte electrónico, la conducción térmica y el efecto piezoeléctrico. Mediante simulaciones y algunas caracterizaciones experimentales de los dispositivos, hemos analizado los efectos térmicos, de deformación y de trampas. Se ha estudiado el impacto de la geometría del dispositivo en su auto-calentamiento mediante simulaciones electro-térmicas y algunas caracterizaciones eléctricas. Entre los resultados más sobresalientes, encontramos que para la misma potencia de salida la distancia entre los contactos de puerta y drenador influye en generación de calor en el canal, y así en su temperatura. El diamante posee une elevada conductividad térmica. Integrando el diamante en el dispositivo se puede dispersar el calor producido y así reducir el auto-calentamiento, al respecto de lo cual se han realizado diversas simulaciones electro-térmicas. Si la integración del diamante es en la parte superior del transistor, los factores determinantes para la capacidad disipadora son el espesor de la capa de diamante, su conductividad térmica y su distancia a la fuente de calor. Este procedimiento de disipación superior también puede reducir el impacto de la barrera térmica de intercara entre la capa adaptadora (buffer) y el substrato. La muy reducida conductividad eléctrica del diamante permite que pueda contactar directamente el metal de puerta (muy cercano a la fuente de calor), lo que resulta muy conveniente para reducir el auto-calentamiento del dispositivo con polarización pulsada. Por otra parte se simuló el dispositivo con diamante depositado en surcos atacados sobre el sustrato como caminos de disipación de calor (disipador posterior). Aquí aparece una competencia de factores que influyen en la capacidad de disipación, a saber, el surco atacado contribuye a aumentar la temperatura del dispositivo debido al pequeño tamaño del disipador, mientras que el diamante disminuiría esa temperatura gracias a su elevada conductividad térmica. Por tanto, se precisan capas de diamante relativamente gruesas para reducer ele efecto de auto-calentamiento. Se comparó la simulación de la deformación local en el borde de la puerta del lado cercano al drenador con estructuras de puerta estándar y con field plate, que podrían ser muy relevantes respecto a fallos mecánicos del dispositivo. Otras simulaciones se enfocaron al efecto de la deformación intrínseca de la capa de diamante en el comportamiento eléctrico del dispositivo. Se han comparado los resultados de las simulaciones de la deformación y las características eléctricas de salida con datos experimentales obtenidos por espectroscopía micro-Raman y medidas eléctricas, respectivamente. Los resultados muestran el stress intrínseco en la capa producido por la distribución no uniforme del 2DEG en el canal y la región de acceso. Además de aumentar la potencia de salida del dispositivo, la deformación intrínseca en la capa de diamante podría mejorar la fiabilidad del dispositivo modulando la deformación local en el borde de la puerta del lado del drenador. Finalmente, también se han simulado en este trabajo los efectos de trampas localizados en la superficie, el buffer y la barrera. Las medidas pulsadas muestran que tanto las puertas largas como las grandes separaciones entre los contactos de puerta y drenador aumentan el cociente entre la corriente pulsada frente a la corriente continua (lag ratio), es decir, disminuir el colapse de corriente (current collapse). Este efecto ha sido explicado mediante las simulaciones de los efectos de trampa de superficie. Por su parte, las referidas a trampas en el buffer se enfocaron en los efectos de atrapamiento dinámico, y su impacto en el auto-calentamiento del dispositivo. Se presenta también un modelo que describe el atrapamiento y liberación de trampas en la barrera: mientras que el atrapamiento se debe a un túnel directo del electrón desde el metal de puerta, el desatrapamiento consiste en la emisión del electrón en la banda de conducción mediante túnel asistido por fonones. El modelo también simula la corriente de puerta, debida a la emisión electrónica dependiente de la temperatura y el campo eléctrico. Además, también se ilustra la corriente de drenador dependiente de la temperatura y el campo eléctrico. ABSTRACT GaN and AlN are group III-V piezoelectric semiconductor materials. The AlGaN/GaN heterojunction presents large piezoelectric and spontaneous polarization charge at the interface, leading to high 2DEG density close to the interface. A high power output would be obtained due to the high 2DEG density and mobility, which leads to elevated lattice temperature. The gate and drain biases induce converse piezoelectric stress that can influence the piezoelectric polarization charge and further influence the 2DEG density and output characteristics. Therefore, the device physics is relevant to all the electrical, thermal, and mechanical aspects. In this dissertation, by using the commercial finite-element-method (FEM) software COMSOL, we achieved the GaN HEMTs simulation with electro-thermal, electro-mechanical, and electro-thermo-mechanical full coupling. The coupling parts include the drift-diffusion model for the electron transport, the thermal conduction, and the piezoelectric effect. By simulations and some experimental characterizations, we have studied the device thermal, stress, and traps effects described in the following. The device geometry impact on the self-heating was studied by electro-thermal simulations and electrical characterizations. Among the obtained interesting results, we found that, for same power output, the distance between the gate and drain contact can influence distribution of the heat generation in the channel and thus influence the channel temperature. Diamond possesses high thermal conductivity. Integrated diamond with the device can spread the generated heat and thus potentially reduce the device self-heating effect. Electro-thermal simulations on this topic were performed. For the diamond integration on top of the device (top-side heat spreading), the determinant factors for the heat spreading ability are the diamond thickness, its thermal conductivity, and its distance to the heat source. The top-side heat spreading can also reduce the impact of thermal boundary resistance between the buffer and the substrate on the device thermal behavior. The very low electrical conductivity of diamond allows that it can directly contact the gate metal (which is very close to the heat source), being quite convenient to reduce the self-heating for the device under pulsed bias. Also, the diamond coated in vias etched in the substrate as heat spreading path (back-side heat spreading) was simulated. A competing mechanism influences the heat spreading ability, i.e., the etched vias would increase the device temperature due to the reduced heat sink while the coated diamond would decrease the device temperature due to its higher thermal conductivity. Therefore, relative thick coated diamond is needed in order to reduce the self-heating effect. The simulated local stress at the gate edge of the drain side for the device with standard and field plate gate structure were compared, which would be relevant to the device mechanical failure. Other stress simulations focused on the intrinsic stress in the diamond capping layer impact on the device electrical behaviors. The simulated stress and electrical output characteristics were compared to experimental data obtained by micro-Raman spectroscopy and electrical characterization, respectively. Results showed that the intrinsic stress in the capping layer caused the non-uniform distribution of 2DEG in the channel and the access region. Besides the enhancement of the device power output, intrinsic stress in the capping layer can potentially improve the device reliability by modulating the local stress at the gate edge of the drain side. Finally, the surface, buffer, and barrier traps effects were simulated in this work. Pulsed measurements showed that long gates and distances between gate and drain contact can increase the gate lag ratio (decrease the current collapse). This was explained by simulations on the surface traps effect. The simulations on buffer traps effects focused on illustrating the dynamic trapping/detrapping in the buffer and the self-heating impact on the device transient drain current. A model was presented to describe the trapping and detrapping in the barrier. The trapping was the electron direct tunneling from the gate metal while the detrapping was the electron emission into the conduction band described by phonon-assisted tunneling. The reverse gate current was simulated based on this model, whose mechanism can be attributed to the temperature and electric field dependent electron emission in the barrier. Furthermore, the mechanism of the device bias via the self-heating and electric field impact on the electron emission and the transient drain current were also illustrated.

Entorno histórico y social de la aparición del microchip

El siguiente proyecto es un desarrollo histórico-científico acerca de la notoria importancia que supuso la aparición del microchip o circuito integrado1. El desarrollo de este trabajo ha sido una investigación bibliográfica en contenidos webs, enciclopedias y libros. El trabajo contiene un estudio sobre los transistores que fue el componente que dio paso al circuito integrado además de ser uno de los mayores inventos del siglo XX, además, se propone una pequeña inmersión a la época histórica del momento de la aparición del transistor. Al igual que con el transistor, se hace un estudio acerca del circuito integrado, pero en este caso siendo más extenso ya que es el objeto de estudio de este PFC. Para este componente sí que podemos encontrar una explicación más exhaustiva acerca de su fabricación, materiales. Además también podemos encontrar el momento históricosocial de la época bajo estudio. Para finalizar con el proyecto, se hace un breve repaso de los ejemplos de aplicación del circuito integrado y así poder hacer hincapié de la revolución tecnológica que supuso el descubrimiento del microchip. ABSTRACT. The following work is a historical and scientific development regarding the fundamental importance the emergence of the microchip. The development of this work has consisted of a bibliographic research of web contents, encyclopedias and books. The paper contains a study about the transistors, component that propitiated the integrated circuit and was one of the most important inventions of the XXth century. Also is proposed a short historical immersion in the time that preceded the coming of the transistor. As well as with the transistor, a study of the integrated circuit is carried out, yet with deeper insight, for that is the central aim of this Final Project report. For this component a more exhaustive explanation of its manufacture process, materials and theories can be provided. Also, the historical and social of that time is described. To complete the report, a brief review is done about examples of applications of the integrated circuit and thus highlight the technological revolution that the microchip development brought.

Design and Simulation of Deep Nanometer SRAM Cells under Energy, Mismatch, and Radiation Constraints

La fiabilidad está pasando a ser el principal problema de los circuitos integrados según la tecnología desciende por debajo de los 22nm. Pequeñas imperfecciones en la fabricación de los dispositivos dan lugar ahora a importantes diferencias aleatorias en sus características eléctricas, que han de ser tenidas en cuenta durante la fase de diseño. Los nuevos procesos y materiales requeridos para la fabricación de dispositivos de dimensiones tan reducidas están dando lugar a diferentes efectos que resultan finalmente en un incremento del consumo estático, o una mayor vulnerabilidad frente a radiación. Las memorias SRAM son ya la parte más vulnerable de un sistema electrónico, no solo por representar más de la mitad del área de los SoCs y microprocesadores actuales, sino también porque las variaciones de proceso les afectan de forma crítica, donde el fallo de una única célula afecta a la memoria entera. Esta tesis aborda los diferentes retos que presenta el diseño de memorias SRAM en las tecnologías más pequeñas. En un escenario de aumento de la variabilidad, se consideran problemas como el consumo de energía, el diseño teniendo en cuenta efectos de la tecnología a bajo nivel o el endurecimiento frente a radiación. En primer lugar, dado el aumento de la variabilidad de los dispositivos pertenecientes a los nodos tecnológicos más pequeños, así como a la aparición de nuevas fuentes de variabilidad por la inclusión de nuevos dispositivos y la reducción de sus dimensiones, la precisión del modelado de dicha variabilidad es crucial. Se propone en la tesis extender el método de inyectores, que modela la variabilidad a nivel de circuito, abstrayendo sus causas físicas, añadiendo dos nuevas fuentes para modelar la pendiente sub-umbral y el DIBL, de creciente importancia en la tecnología FinFET. Los dos nuevos inyectores propuestos incrementan la exactitud de figuras de mérito a diferentes niveles de abstracción del diseño electrónico: a nivel de transistor, de puerta y de circuito. El error cuadrático medio al simular métricas de estabilidad y prestaciones de células SRAM se reduce un mínimo de 1,5 veces y hasta un máximo de 7,5 a la vez que la estimación de la probabilidad de fallo se mejora en varios ordenes de magnitud. El diseño para bajo consumo es una de las principales aplicaciones actuales dada la creciente importancia de los dispositivos móviles dependientes de baterías. Es igualmente necesario debido a las importantes densidades de potencia en los sistemas actuales, con el fin de reducir su disipación térmica y sus consecuencias en cuanto al envejecimiento. El método tradicional de reducir la tensión de alimentación para reducir el consumo es problemático en el caso de las memorias SRAM dado el creciente impacto de la variabilidad a bajas tensiones. Se propone el diseño de una célula que usa valores negativos en la bit-line para reducir los fallos de escritura según se reduce la tensión de alimentación principal. A pesar de usar una segunda fuente de alimentación para la tensión negativa en la bit-line, el diseño propuesto consigue reducir el consumo hasta en un 20 % comparado con una célula convencional. Una nueva métrica, el hold trip point se ha propuesto para prevenir nuevos tipos de fallo debidos al uso de tensiones negativas, así como un método alternativo para estimar la velocidad de lectura, reduciendo el número de simulaciones necesarias. Según continúa la reducción del tamaño de los dispositivos electrónicos, se incluyen nuevos mecanismos que permiten facilitar el proceso de fabricación, o alcanzar las prestaciones requeridas para cada nueva generación tecnológica. Se puede citar como ejemplo el estrés compresivo o extensivo aplicado a los fins en tecnologías FinFET, que altera la movilidad de los transistores fabricados a partir de dichos fins. Los efectos de estos mecanismos dependen mucho del layout, la posición de unos transistores afecta a los transistores colindantes y pudiendo ser el efecto diferente en diferentes tipos de transistores. Se propone el uso de una célula SRAM complementaria que utiliza dispositivos pMOS en los transistores de paso, así reduciendo la longitud de los fins de los transistores nMOS y alargando los de los pMOS, extendiéndolos a las células vecinas y hasta los límites de la matriz de células. Considerando los efectos del STI y estresores de SiGe, el diseño propuesto mejora los dos tipos de transistores, mejorando las prestaciones de la célula SRAM complementaria en más de un 10% para una misma probabilidad de fallo y un mismo consumo estático, sin que se requiera aumentar el área. Finalmente, la radiación ha sido un problema recurrente en la electrónica para aplicaciones espaciales, pero la reducción de las corrientes y tensiones de los dispositivos actuales los está volviendo vulnerables al ruido generado por radiación, incluso a nivel de suelo. Pese a que tecnologías como SOI o FinFET reducen la cantidad de energía colectada por el circuito durante el impacto de una partícula, las importantes variaciones de proceso en los nodos más pequeños va a afectar su inmunidad frente a la radiación. Se demuestra que los errores inducidos por radiación pueden aumentar hasta en un 40 % en el nodo de 7nm cuando se consideran las variaciones de proceso, comparado con el caso nominal. Este incremento es de una magnitud mayor que la mejora obtenida mediante el diseño de células de memoria específicamente endurecidas frente a radiación, sugiriendo que la reducción de la variabilidad representaría una mayor mejora. ABSTRACT Reliability is becoming the main concern on integrated circuit as the technology goes beyond 22nm. Small imperfections in the device manufacturing result now in important random differences of the devices at electrical level which must be dealt with during the design. New processes and materials, required to allow the fabrication of the extremely short devices, are making new effects appear resulting ultimately on increased static power consumption, or higher vulnerability to radiation SRAMs have become the most vulnerable part of electronic systems, not only they account for more than half of the chip area of nowadays SoCs and microprocessors, but they are critical as soon as different variation sources are regarded, with failures in a single cell making the whole memory fail. This thesis addresses the different challenges that SRAM design has in the smallest technologies. In a common scenario of increasing variability, issues like energy consumption, design aware of the technology and radiation hardening are considered. First, given the increasing magnitude of device variability in the smallest nodes, as well as new sources of variability appearing as a consequence of new devices and shortened lengths, an accurate modeling of the variability is crucial. We propose to extend the injectors method that models variability at circuit level, abstracting its physical sources, to better model sub-threshold slope and drain induced barrier lowering that are gaining importance in FinFET technology. The two new proposed injectors bring an increased accuracy of figures of merit at different abstraction levels of electronic design, at transistor, gate and circuit levels. The mean square error estimating performance and stability metrics of SRAM cells is reduced by at least 1.5 and up to 7.5 while the yield estimation is improved by orders of magnitude. Low power design is a major constraint given the high-growing market of mobile devices that run on battery. It is also relevant because of the increased power densities of nowadays systems, in order to reduce the thermal dissipation and its impact on aging. The traditional approach of reducing the voltage to lower the energy consumption if challenging in the case of SRAMs given the increased impact of process variations at low voltage supplies. We propose a cell design that makes use of negative bit-line write-assist to overcome write failures as the main supply voltage is lowered. Despite using a second power source for the negative bit-line, the design achieves an energy reduction up to 20% compared to a conventional cell. A new metric, the hold trip point has been introduced to deal with new sources of failures to cells using a negative bit-line voltage, as well as an alternative method to estimate cell speed, requiring less simulations. With the continuous reduction of device sizes, new mechanisms need to be included to ease the fabrication process and to meet the performance targets of the successive nodes. As example we can consider the compressive or tensile strains included in FinFET technology, that alter the mobility of the transistors made out of the concerned fins. The effects of these mechanisms are very dependent on the layout, with transistor being affected by their neighbors, and different types of transistors being affected in a different way. We propose to use complementary SRAM cells with pMOS pass-gates in order to reduce the fin length of nMOS devices and achieve long uncut fins for the pMOS devices when the cell is included in its corresponding array. Once Shallow Trench isolation and SiGe stressors are considered the proposed design improves both kinds of transistor, boosting the performance of complementary SRAM cells by more than 10% for a same failure probability and static power consumption, with no area overhead. While radiation has been a traditional concern in space electronics, the small currents and voltages used in the latest nodes are making them more vulnerable to radiation-induced transient noise, even at ground level. Even if SOI or FinFET technologies reduce the amount of energy transferred from the striking particle to the circuit, the important process variation that the smallest nodes will present will affect their radiation hardening capabilities. We demonstrate that process variations can increase the radiation-induced error rate by up to 40% in the 7nm node compared to the nominal case. This increase is higher than the improvement achieved by radiation-hardened cells suggesting that the reduction of process variations would bring a higher improvement.

Propiedades ópticas y estructurales de nanoestructuras de Zn(Cd)(Mg)O

En la presente tesis doctoral se ha realizado un estudio utilizando diferentes técnicas de crecimiento (RPE-MOCVD y spray pyrolysis) y estructuras (nanohilos, pozos y puntos cuánticos y capas) con el objetivo de desarrollar dispositivos que cubran desde el rango visible hasta el ultravioleta. Es por esta razón por la que se han elegido materiales basados en ZnO, debido a la posibilidades que estos ofrecen para variar su bandgap en un amplio rango de energías. Prueba de ello es que en este estudio se ha conseguido cubrir un rango espectral desde 1.86 hasta 4.11 eV, estudiandose además fenómenos físicos como son la difusión e incorporaci ón de la aleación o la adsorción de gases en la super_cie, lo que ha permitido la fabricación de diferentes fotodetectores de gran sensibilidad. Por todo ello, los resultados obtenidos en esta tesis suponen una gran contribución al conocimiento de las propiedades físicas de las aleaciones de Zn(Cd)O y Zn(Mg)O para potenciales aplicaciónes en dispositivos que operen en el rango visible y ultravioleta del espectro, respectivamente. En esta memoria se da en primer lugar una visión de las propiedades de materiales basados en ZnO, entrando en detalle en una de las ventajas que este presenta, la facilidad que tiene este material para formar nanoestructuras. En el capítulo 3 se dan los conceptos teóricos necesarios para comprender las propiedades ópticas de este tipo de materiales, mostrando también los resultados más reseñables obtenidos en ZnO. En los capítulos referentes a los resultados se pueden diferenciar dos grandes bloques. En el primer bloque de resultados se han analizado nanohilos y pozos cuánticos de Zn(Cd)O crecidos por la técnica de RPE-MOCVD (Capítulos 4 y 5). En el segundo se expondrá el estudio realizado sobre capas y puntos cuánticos de Zn(Mg)O crecidos por la técnica spray pyrolysis como se describe en mayor detalle a continuación. Nanohilos y pozos cuánticos de Zn(Cd)O crecidos por RPE-MOCVD Teóricamente aleando el ZnO con CdO es posible disminuir el valor del band- gap desde 3.37 eV hasta 0.95 eV, cubriendo por completo el espectro visible. El desarrollo del ternario Zn(Cd)O permitiría la fabricación de heteroestructuras y pozos cuánticos, muy importantes en el desarrollo de dispositivos optoelectrónicos que cubran la parte visible del espectro. Sin embargo, la diferencia de estructura cristalina entre estos dos materiales junto a la baja solubilidad del Cd y su alta presión de vapor, di_culta la obtención de material de alta calidad cristalina con alto contenido en Cd. En esta tesis doctoral se ha realizado una completa caracterización óptica y estructural de nanohilos de Zn(Cd)O credidos por la técnica de RPE-MOCVD. Estos nanohilos tinene unas longitudes comprendidas entre 1 y 3 _m y diámetros entre 100 y 200 nm. La concentración máxima introducida de Cd en estas estructuras ha sido de hasta un 54% manteniendo la estructura wurtzita del ZnO, siendo este el mayor contenido de Cd introducido hasta la fecha en nanostructuras basada en ZnO. Este hecho se traduce en una variación de la energía de emisión entre 3.31 y 1.86 eV con el aumento en Cd. El uso de diferentes técnicas de alta resoluci ón de caracterización estructural ha permitido demostrar la presencia de una sola fase estructural wurtzita sin observarse ningún indicio de separación de fases ni acumulación de Cd a lo largo del nanohilo para todos los contenidos de Cd. Con el propósito de fabricar dispositivos en nanohilos individuales, parte de esta tesis doctoral ha estado dedicada a estudiar el impacto que el recocido térmico tiene en las propiedades ópticas y eléctricas de nanohilos de Zn(Cd)O. El recocido térmico es un proceso clave en la optimización de dispositivos, ya sea para la obtenci ón de contactos óhmicos, reducción de defectos o difusión de dopantes por ejemplo. En este estudio se ha observado una mejora muy signi_cativa de las propiedades de emisión de los nanohilos cuando estos eran recocidos a temperaturas mayores que la de crecimiento (300 oC). En las muestras con Cd se ha observado además que el recocido también produce un desplazamiento de la emisión hacia mayores energías debido a una reducción homogénea del contenido de Cd. Medidas de fotoluminiscencia con resolución temporal muestran el impacto que tiene la localización del excitón en las _uctuaciones de potencial, debidas a una distribución estadística del Cd, en la dinámica de los portadores. Comparando el tiempo de vida de los portadores entre los nanohilos recocidos y sin recocer se ha observado un aumento de este parámetro en las estructuras recocidas. Este aumento es fundamentalmente debido a una reducción de centros de recombinación no radiativa asociados a defectos presentes a lo largo del nanohilo. Además, se ha estudiado la evolución de los tiempos de vida de los portadores en función de la temperatura, registrándose una menor estabilidad con la temperatura de los tiempos de vida en las muestras recocidas. Este resultado sugiere que el recocido térmico consigue reducir parte del desorden de la aleación en la estructura. Tras haber caracterizados los nanohilos se desarrollaron una serie de procesa dos para la fabricación de dispositivos basados en nanohilos individuales. Se fabricaron en concreto fotodetectores sensibles al UV, en los que se observó también la alta sensibilidad que muestran a la adsorción de gases en la super_cie, incrementada por la gran relación super_cie/volúmen característica de las nanoestructuras. Estos procesos de adsorción observados tienen un impacto directo sobre las propiedades ópticas y electricas de los dispositivos como se ha demostrado. Por ello que en esta tesis se hayan estudiado en detalle este tipo de procesos, ideando maneras para tener un mayor control sobre ellos. Finalmente se crecieron estructuras de pozos cuántico de ZnCdO/ZnO en nanohilos con contenidos de Cd nominales de 54 %. Las medidas ópticas realizadas mostraron como al aumentar la anchura del pozo de 0.7 a 10 nm, la emisión relacionada con el pozo se desplazaba entre 3.30 y 1.97 eV. Este gran desplazamiento representa el mayor obtenido hasta la fecha en pozos cuánticos de ZnCdO/ZnO. Sin embargo, al caracterizar estructuralmente estas muestras se observó la presencia de procesos de difusión de Cd entre el pozo y la barrera. Como se ha podido medir, este tipo de procesos reducen sustancialmente la concentración de Cd en el pozo al difundirse parte a la barrera. cambiando completamente la estructura de bandas nominal de estas estructuras. Este estudio demuestra la importancia del impacto de los procesos de difusión en la interpretación de los efectos de con_namiento cuántico para este tipo de estructuras. Capas y puntos cuánticos de Zn(Mg)O crecidos por spray pyrolysis La técnica de spray pyrolysis, debido a su simplicidad, bajo coste y capacidad de crecer sobre grandes áreas conservando una alta calidad cristalina presenta un gran interés en la comunidad cientí_ca para el potencial desarrollo de dispositivos comerciales. En esta tesis se ha estudiado las propiedades ópticas y eléctricas de capas y puntos cuánticos de Zn(Mg)O crecidos por esta técnica. Al contrario que pasa con el Cd, al introducir Mg en la estructura wurtzita de ZnO se consigue aumentar el bandgap del semiconductor. Sin embargo, al igual que pasa con el CdO, la diferencia de estructura cristalina entre el ZnO y el MgO limita la cantidad de Mg que se puede incorporar, haciendo que para una cierta concentración de Mg aparezcan el fenómeno de separación de fases. En esta tesis se ha conseguido incorporar hasta un contenido de Mg del 35% en la estructura wurtzita del ZnO utilizando la técnica de spray pyrolysis, resultado que representa la mayor concentración de Mg publicada hasta la fecha. Este hecho ha posibilitado variar la energía del borde de absorción desde 3.30 a 4.11 eV. En estas capas se ha realizado una completa caracterización óptica observándose una diferencia entre las energías del borde de absorción y del máximo de emisión creciente con el contenido en Mg. Esta diferencia, conocida como desplazamiento de Stokes, es debida en parte a la presencia de _uctuaciones de potencial producidas por un desorden estadístico de la aleación. Se han fabricado fotodetectores MSM de alta calidad utilizando las capas de Zn(Mg)O previamente caracterizadas, observándose un desplazamiento del borde de absorción con el aumento en Mg desde 3.32 a 4.02 eV. Estos dispositivos muestran altos valores de responsividad (10-103 A/W) y altos contrastes entre la responsividad bajo iluminación y oscuridad (10-107). Estos resultados son en parte debidos a la presencia de mecanismos de ganancia y una reducción de la corriente de oscuridad en las muestras con alto contenido de Mg. Utilizando esta misma técnica de crecimiento se han crecido puntos de Zn(Mg)O con concentraciones nominales de Mg entre 0 y 100 %, con dimensiones medias entre 4 y 6 nm. Las medidas estructurales realizadas muestran que hasta un valor de Mg de 45 %, los puntos están compuestos por una única fase estructural, wurtzita. A partir de esa concentración de Mg aparece una fase cúbica en los puntos, coexistiendo con la fase hexagonal hasta una concentración nominales del 85 %. Para concentraciones mayores de Mg, los puntos muestran una única fase estructural cúbica. Medidas de absorción realizadas en estos puntos de Zn(Mg)O muestran un desplazamiento del borde de absorción entre 3.33 y 3.55 eV cuando la concentraci ón de Mg en los puntos aumenta hasta el 40 %. Este desplazamiento observado es debido solamente a la fase wurtzita del Zn(Mg)O donde se incorpora el Mg. ABSTRACT This PhD theis presents a study using di_erent growth techniques (RPEMOCVD and spray pyrolysis) and structures (nanowires, quantum dots and wells and layers) in order to develop devices that extend from the visible to the ultraviolet range. For this reason ZnO based materials have been choosen, because they o_er the possibility to tunne the bandgap in this energy range. Proof of this is that this study has managed to cover a spectral range from 1.86 to 4.11 eV, also being studied physical phenomena such as di_usion and incorporation of alloy or adsorption of gases on the surface, allowing the develop di_erent highly sensitive photodetectors. Therefore, the results obtained in this thesis are a great contribution two large blockso the knowledge of the physical properties of alloys Zn(Cd)O and Zn(Mg)O for potential applications in devices that operate in the visible and ultraviolet range, respectively. In the _rst chapter, the general properties of ZnO-based materials are presented, showing the facilities that these kind of materials o_er to obtain di_erent nanoestructures. In Chapter 3, optical theoretical concepts are given to understand the optical properties of these materials, also showing the most signi_cant results of ZnO. In the chapters related with the results, two blocks could be distinguish. In the _rst one, Zn(Cd)O nanowires and quantum wells grown by RPE-MOCVD have been analyzed (Chapters 4 and 5). The second block of results shows the study performed in Zn(Mg)O _lms and quantum dots grown by spray pyrolysis. Zn(Cd)O nanowires and quantum wells grown by RPE-MOCVD In summary, the results of the PhD thesis are a great contribution to the knowledge of the physical properties of Zn(Cd)O and Zn(Mg)O alloys and their application for high performance devices operating in the visible and UV ranges, respectively. The performance of the device is still limited due to alloy solubility and p-doping stability, which opens a door for future research in this _eld. Theoretically, annealing ZnO with CdO allows to reduce the bandgap from 3.37 to 0.95 eV, covering the whole visible spectrum. The development of ZnCdO alloys allows the fabrication of heterostructures and quantum wells, necessary for the development of high performance optoelectronic devices. However, the di_erent crystal structures between CdO and ZnO and the low solubility of Cd and its high vapor pressure, hinders the growth of ZnCdO alloys with high Cd contents. In this PhD thesis Zn(Cd)O nanowires have been optically and structurally characterized, obtaining a maximum Cd content of 54% while maintaining their wurtzite structure. This Cd content, which allows lowering the bandgap down to 1.86 eV, is the highest concentration ever reported in nanostructures based on ZnO. The combination of optical and structural characterization techniques used during this thesis has allowed the demonstration of the presence of a single wurtzite structure, without observing any indication of phase separation or Cd accumulation along the nanowire. Annealing processes are essential in the fabrication of optoelectronic devices. For this reason, a complete study of the annealing e_ects in the optical and electrical properties of Zn(Cd)O nanowires has been performed. In the _rst place, annealing nanowires at higher temperatures than their growth temperature (300 oC) allows a signi_cant improvement of their emission properties. However, in the samples that contain Cd a shift in the emission towards higher energies has been observed due to a homogeneous reduction of the Cd content in the nanowires. Time resolved photoluminescence measurements show the impact of the exciton localization in the potential _uctuations due to a statistical alloy disorder. An increase in the carrier lifetime has been obtained for the annealed nanowires. This increase is mainly due to the reduction of non-radiative recombination centers associated with the defects present in the material. Furthermore, temperature dependent time resolved photoluminescence measurements suggest a reduction of the alloy disorder in the annealed samples. In this thesis, single nanowire photodetectors with a high responsivity in the UV range have been demonstrated. Due to the high surface/volume ratio, these structures are very sensitive to gas adsorption at the surface, which largely de_nes the optical and electrical properties of the material and, therefore, of the device. With the aim of obtaining time stable devices, the dynamic adsorption-desorption processes have been studied, developing di_erent approaches that allow a higher control over them. Finally, ZnCdO/ZnO quantum wells have been grown with a nominal Cd concentration of 54% inside the well. The performed optical measurements show that increasing the well width from 0.7 to 10 nm, shifts the emission related with the well from 3.30 to 1.97 eV. This result represents the highest shift reported in the literature. However, a detailed structural characterization shows the presence of di_usion phenomena which substantially reduce the concentration of Cd in the well, while increasing it in the barrier. This type of phenomena should be considered when ac curately interpretating the quantum con_nement e_ects in Zn(Cd)O/ZnO quantum wells. Theoretically, annealing ZnO with CdO allows to decrease the bandgap from 3.37 to 0.95 eV, covering the whole visible spectrum. Zn(Mg)O _lms and quantum dots grown by spray pyrolysis Due to its simplicity, low-cost and capacity to grow over large areas conserving a high crystal quality, spray pyrolysis technique presents a great interest in the scienti_c community for developing comercial devices. In this thesis, a complete study of the optical and structural properties of Zn(Mg)O _lms and quantum dots grown by spray pyrolysis has been performed. Contrary to Zn(Cd)O alloys, when introducing Mg in the ZnO wurtzite structure an increase in the bandgap in obtained. Once again, the di_erence in the crystal structure of ZnO and MgO limits the amount of Mg that can be introduced before phase separation appears. In this PhD thesis, a maximum Mg content of 35% has been incorporated in the wurtzite structure using spray pyrolysis. This variation in the Mg content translates into an increase of the absorption edge from 3.30 to 4.11 eV. Up to this date, this result represents the highest Mg content introduced by spray pyrolysis in a ZnO wurzite structure reported in the literature. The comparison of the emission and absorption spectra shows the presence of an increasing Stokes shift with Mg content. This phenomenon is partialy related with the presence of potential _uctuations due to an statistic alloy disorder. MSM photodetectors have been processed on previously characterized Zn(Mg)O _lms. These devices have shown a shift in the absorption edge from 3.32 to 4.02 eV with the increase in Mg content, high responsivity values (10-103 A/W) and high contrast ratios between illuminated and dark responsivities (10-107). These values are explained by the presence of a gain mechanism and a reduction of dark current in the ZnMgO samples. Zn(Mg)O quantum dots have also been grown using spray pyrolysis with Mg concentrations between 0 and 100% and with average widths ranging 4 to 6 nm. Structural measurements show that at a Mg concentration of 45% the cubic phase appears, coexisting with the hexagonal phase up to an 85% concentration of Mg content. From 85% onwards the quantum dots show only the cubic phase. Absorption measurements performed in these structures reveal a shift in the absorption edge from 3.33 to 3.55 eV when the Mg content increases up to 40 %.