Super-high-frequency SAW resonators on AlN/Diamond

This letter describes the procedure to manufacture high-performance surface acoustic wave (SAW) resonators on AlN/diamond heterostructures working at frequencies beyond 10 GHz. In the design of SAW devices on AlN/diamond systems, the thickness of the piezoelectric layer is a key parameter. The influence of the film thickness on the SAW device response has been studied. Optimized thin films combined with advanced e-beam lithographic techniques have allowed the fabrication of one-port SAW resonators with finger width and pitch of 200 nm operating in the 10–14 GHz range with up to 36 dB out-of-band rejection.

Properties and applications of high electron density structures based on InN and related compounds

El objetivo principal del presente trabajo es estudiar y explotar estructuras que presentan un gas bidimensional de electrones (2DEG) basadas en compuestos nitruros con alto contenido de indio. Existen muchas preguntas abiertas, relacionadas con el nitruro de indio y sus aleaciones, algunas de las cuales se han abordado en este estudio. En particular, se han investigado temas relacionados con el análisis y la tecnología del material, tanto para el InN y heteroestructuras de InAl(Ga)N/GaN como para sus aplicaciones a dispositivos avanzados. Después de un análisis de la dependencia de las propiedades del InN con respecto a tratamientos de procesado de dispositivos (plasma y térmicos), el problema relacionado con la formación de un contacto rectificador es considerado. Concretamente, su dificultad es debida a la presencia de acumulación de electrones superficiales en la forma de un gas bidimensional de electrones, debido al pinning del nivel de Fermi. El uso de métodos electroquímicos, comparados con técnicas propias de la microelectrónica, ha ayudado para la realización de esta tarea. En particular, se ha conseguido lamodulación de la acumulación de electrones con éxito. En heteroestructuras como InAl(Ga)N/GaN, el gas bidimensional está presente en la intercara entre GaN y InAl(Ga)N, aunque no haya polarización externa (estructuras modo on). La tecnología relacionada con la fabricación de transistores de alta movilidad en modo off (E-mode) es investigada. Se utiliza un método de ataque húmedo mediante una solución de contenido alcalino, estudiando las modificaciones estructurales que sufre la barrera. En este sentido, la necesidad de un control preciso sobre el material atacado es fundamental para obtener una estructura recessed para aplicaciones a transistores, con densidad de defectos e inhomogeneidad mínimos. La dependencia de la velocidad de ataque de las propiedades de las muestras antes del tratamiento es observada y comentada. Se presentan también investigaciones relacionadas con las propiedades básicas del InN. Gracias al uso de una puerta a través de un electrolito, el desplazamiento de los picos obtenidos por espectroscopia Raman es correlacionado con una variación de la densidad de electrones superficiales. En lo que concierne la aplicación a dispositivos, debido al estado de la tecnología actual y a la calidad del material InN, todavía no apto para dispositivos, la tesis se enfoca a la aplicación de heteroestructuras de InAl(Ga)N/GaN. Gracias a las ventajas de una barrera muy fina, comparada con la tecnología de AlGaN/GaN, el uso de esta estructura es adecuado para aplicaciones que requieren una elevada sensibilidad, estando el canal 2DEG más cerca de la superficie. De hecho, la sensibilidad obtenida en sensores de pH es comparable al estado del arte en términos de variaciones de potencial superficial, y, debido al poco espesor de la barrera, la variación de la corriente con el pH puede ser medida sin necesidad de un electrodo de referencia externo. Además, estructuras fotoconductivas basadas en un gas bidimensional presentan alta ganancia debida al elevado campo eléctrico en la intercara, que induce una elevada fuerza de separación entre hueco y electrón generados por absorción de luz. El uso de metalizaciones de tipo Schottky (fotodiodos Schottky y metal-semiconductormetal) reduce la corriente de oscuridad, en comparación con los fotoconductores. Además, la barrera delgada aumenta la eficiencia de extracción de los portadores. En consecuencia, se obtiene ganancia en todos los dispositivos analizados basados en heteroestructuras de InAl(Ga)N/GaN. Aunque presentando fotoconductividad persistente (PPC), los dispositivos resultan más rápidos con respeto a los valores que se dan en la literatura acerca de PPC en sistemas fotoconductivos. ABSTRACT The main objective of the present work is to study and exploit the two-dimensionalelectron- gas (2DEG) structures based on In-related nitride compounds. Many open questions are analyzed. In particular, technology and material-related topics are the focus of interest regarding both InNmaterial and InAl(Ga)N/GaNheterostructures (HSs) as well as their application to advanced devices. After the analysis of the dependence of InN properties on processing treatments (plasma-based and thermal), the problemof electrical blocking behaviour is taken into consideration. In particular its difficulty is due to the presence of a surface electron accumulation (SEA) in the form of a 2DEG, due to Fermi level pinning. The use of electrochemical methods, compared to standard microelectronic techniques, helped in the successful realization of this task. In particular, reversible modulation of SEA is accomplished. In heterostructures such as InAl(Ga)N/GaN, the 2DEGis present at the interface between GaN and InAl(Ga)N even without an external bias (normally-on structures). The technology related to the fabrication of normally off (E-mode) high-electron-mobility transistors (HEMTs) is investigated in heterostructures. An alkali-based wet-etching method is analysed, standing out the structural modifications the barrier underwent. The need of a precise control of the etched material is crucial, in this sense, to obtain a recessed structure for HEMT application with the lowest defect density and inhomogeneity. The dependence of the etch rate on the as-grown properties is observed and commented. Fundamental investigation related to InNis presented, related to the physics of this degeneratematerial. With the help of electrolyte gating (EG), the shift in Raman peaks is correlated to a variation in surface eletron density. As far as the application to device is concerned, due to the actual state of the technology and material quality of InN, not suitable for working devices yet, the focus is directed to the applications of InAl(Ga)N/GaN HSs. Due to the advantages of a very thin barrier layer, compared to standard AlGaN/GaN technology, the use of this structure is suitable for high sensitivity applications being the 2DEG channel closer to the surface. In fact, pH sensitivity obtained is comparable to the state-of-the-art in terms of surface potential variations, and, due to the ultrathin barrier, the current variation with pH can be recorded with no need of the external reference electrode. Moreover, 2DEG photoconductive structures present a high photoconductive gain duemostly to the high electric field at the interface,and hence a high separation strength of photogenerated electron and hole. The use of Schottky metallizations (Schottky photodiode and metal-semiconductor-metal) reduce the dark current, compared to photoconduction, and the thin barrier helps to increase the extraction efficiency. Gain is obtained in all the device structures investigated. The devices, even if they present persistent photoconductivity (PPC), resulted faster than the standard PPC related decay values.

New version of a laboratory impact device for firmness sensing of fruits.

Results of previous studies conducted by different researchers have shown that impact techniques can be used to evaluate firmness (Delwiche et al., 1989; Delwiche et al.;1996; Jaren et al., 1992; Ruiz Altisent et al., 1996). To impact the fruit with a small spherical impactor of known mass and radius of curvature and measure the acceleration of the impactor is a technique described by Chen et al. (1985) and used by several researchers for sensing fruit firmness (Jaren et al., 1992; Correa et al.; 1992). The advantages of this method vs. a force sensor that measures the force as a function of time is that the measured impact-acceleration response is independent of the fruit mass and is less sensitive to the variation in the radius of curvature of the fruit (Chen et al., 1996). Ruiz Altisent et al. (1993) developed and used a 50 g impactor with a 19 mm diameter spherical tip, dropping from different height for fruits (apples, pears, avocados, melons, peaches ...). Another impact device for firmness sensing of fruits was developed by Chen and Ruiz Altisent (1996). They designed and fabricated an experimental low-mass impact sensor for high-speed sensing of fruit firmness. The impactor consisted of a semi-spherical impacting tip attached to the end (near the centre of percussion) of a pivoting arm. Impact is done by swinging the impactor to collide with the fruit. It has been implemented for on-line use. In both devices a small accelerometer is mounted behind the impacting tip. Lateral impactor and vertical impactor have been used in laboratory and the results from non-destructive impact tests have contributed to standardise methods to measure fruit firmness: Barreiro (1992) compared impact parameters and results of Magness-Taylor penetration tests for apples, pears, apricots [and peaches; Agulheiro (1994) studied the behaviour of the impact parameters during seven weeks of cold storage of two melon varieties; Ortiz (1998) used low energy impact and NIR procedures to segregate non crispy, non firm and soft peaches. Steinmetz (1996) compared various non-destructive firmness sensors, based on sound, impact and micro-deformation.

Wide-angle, high-concentration photovoltaics to compete with flat plate systems

A novel photovoltaic concentrator enables highly uniform irradiance on a small number of efficient solar cells. The maximum electrical power of a photovoltaic (PV) energy installation depends on three factors: the available irradiance, the size of the systems collecting sunlight, and the rate at which the device transforms light into electricity (the conversion efficiency). Developers can maximize the irradiance by carefully selecting the site and orientation of the solar facility. But they can only expand their sunlight collection systems for standard flat plate PV devices by increasing the number of solar cells, at greater cost. Here, we consider the advantages of an alternative PV system that produces more energy without increasing the number of cells used (actually, reducing it), by improving the conversion rates.We also present a new device that may enhance the commercial viability of such technologies.

Adaptive cross-device videoconferencing solution for wireless networks based on QoS monitoring

The increase in CPU power and screen quality of todays smartphones as well as the availability of high bandwidth wireless networks has enabled high quality mobile videoconfer- encing never seen before. However, adapting to the variety of devices and network conditions that come as a result is still not a trivial issue. In this paper, we present a multiple participant videoconferencing service that adapts to different kind of devices and access networks while providing an stable communication. By combining network quality detection and the use of a multipoint control unit for video mixing and transcoding, desktop, tablet and mobile clients can participate seamlessly. We also describe the cost in terms of bandwidth and CPU usage of this approach in a variety of scenarios.

New device for continuous-wave THz emission: large area emitter

We discuss two different approaches to overcome the power limitations of CW THz generation imposed to conventional photomixers. The increase in power achievable by using arrays of AEs is studied. Then ?large area emitters? are proposed as an alternate approach to overcome the power limitations. In this antenna-free new scheme of photomixing, the THz radiation originates directly from the acceleration of photo-induced charge carriers generated within a large semiconductor area. The quasi-continuous distribution of emitting elements corresponds to a high-density array and results in particularly favorable radiation profiles.

High-fidelity piezoelectric loudspeaker

This project reports on a literature review about piezoelectric loudspeakers and on an experimental research about how to improve some features of a particular horned piezoelectric tweeter. The work involves an investigation of the performance and principle of operation of piezoelectric loudspeakers to understand how the sound is generated and what its main parameters are. Also, previous research papers about how to improve this type of speakers are reported. The knowledge gained was used to reconsider and re-purpose a particular piezoelectric transducer. After characterising the original state of the device with acoustical and electroacoustical measurements, some improvements were implemented. Moreover, interesting conclusions were reached based on the results of the tests that were carried out. A structural study with a scanning laser was then completed. These sections demonstrated the need for providing the speaker with a rear suspension that guides the vibration of the membrane. Finally, an inverse filter was designed in order to get a flat output response. After simulating the results with Matlab, validating experiments were run in the anechoic chamber with great success. RESUMEN. Este proyecto consta de un estudio detallado sobre piezoelectricidad y altavoces piezoeléctricos, así como de una parte experimental consistente en mejorar algunas características de un altavoz piezoeléctrico particular: un tweeter de bocina. El estudio profundiza en cuáles son los principios de funcionamiento y los principales parámetros de este tipo de altavoces. Con el conocimiento adquirido a partir de trabajos de previos sobre el tema e investigación bibliográfica se ha llevado a cabo la parte experimental. Esta parte ha requerido de una serie de medidas acústicas y electroacústicas para, primero, caracterizar el altavoz en su estado original y para posteriormente buscar y validar posibles mejoras, principalmente en la respuesta en frecuencia. Además, se ha realizado un estudio estructural del diafragma a partir de medidas tomadas con un vibrómetro laser Doppler. De estos tres procesos se concluyó que el altavoz bajo estudio tiene un problema en el soporte del cristal piezoeléctrico y se demostró la necesidad de equipar el dispositivo de una suspensión trasera que controle el movimiento del diafragma. Finalmente, se ha diseñado e implementado en Matlab un filtro inverso, con el objetivo de conseguir una respuesta plana a la salida del altavoz. Su funcionamiento fue validado en la cámara anecoica satisfactoriamente.

Microscopic Analysis and Applications of the Cu(Sb,Bi)S2 High Optical Absorption

Ternary Cu(Sb,Bi)S2 semiconductors are a group of materials with a wide variety of applications, especially photovoltaic. An analysis of the structural, electronic, and optical properties obtained from first-principles is presented. The microscopic justification of the high absorption coefficients is carried out by splitting the optical properties on chemical species contributions according to the symmetry. Focusing on photovoltaic applications, and from first-principles results, the efficiencies for several solar spectra are obtained as a function of the device thickness. This study indicates the great potential of these materials for photovoltaic and other optical devices.

High power beam dump project for the accelerator prototype LIPAc: Cooling design and analysis

En el campo de la fusión nuclear y desarrollándose en paralelo a ITER (International Thermonuclear Experimental Reactor), el proyecto IFMIF (International Fusion Material Irradiation Facility) se enmarca dentro de las actividades complementarias encaminadas a solucionar las barreras tecnológicas que aún plantea la fusión. En concreto IFMIF es una instalación de irradiación cuya misión es caracterizar materiales resistentes a condiciones extremas como las esperadas en los futuros reactores de fusión como DEMO (DEMOnstration power plant). Consiste de dos aceleradores de deuterones que proporcionan un haz de 125 mA y 40 MeV cada uno, que al colisionar con un blanco de litio producen un flujo neutrónico intenso (1017 neutrones/s) con un espectro similar al de los neutrones de fusión [1], [2]. Dicho flujo neutrónico es empleado para irradiar los diferentes materiales candidatos a ser empleados en reactores de fusión, y las muestras son posteriormente examinadas en la llamada instalación de post-irradiación. Como primer paso en tan ambicioso proyecto, una fase de validación y diseño llamada IFMIFEVEDA (Engineering Validation and Engineering Design Activities) se encuentra actualmente en desarrollo. Una de las actividades contempladas en esta fase es la construcción y operación de una acelarador prototipo llamado LIPAc (Linear IFMIF Prototype Accelerator). Se trata de un acelerador de deuterones de alta intensidad idéntico a la parte de baja energía de los aceleradores de IFMIF. Los componentes del LIPAc, que será instalado en Japón, son suministrados por diferentes países europeos. El acelerador proporcionará un haz continuo de deuterones de 9 MeV con una potencia de 1.125 MW que tras ser caracterizado con diversos instrumentos deberá pararse de forma segura. Para ello se requiere un sistema denominado bloque de parada (Beam Dump en inglés) que absorba la energía del haz y la transfiera a un sumidero de calor. España tiene el compromiso de suministrar este componente y CIEMAT (Centro de Investigaciones Energéticas Medioambientales y Tecnológicas) es responsable de dicha tarea. La pieza central del bloque de parada, donde se para el haz de iones, es un cono de cobre con un ángulo de 3.5o, 2.5 m de longitud y 5 mm de espesor. Dicha pieza está refrigerada por agua que fluye en su superficie externa por el canal que se forma entre el cono de cobre y otra pieza concéntrica con éste. Este es el marco en que se desarrolla la presente tesis, cuyo objeto es el diseño del sistema de refrigeración del bloque de parada del LIPAc. El diseño se ha realizado utilizando un modelo simplificado unidimensional. Se han obtenido los parámetros del agua (presión, caudal, pérdida de carga) y la geometría requerida en el canal de refrigeración (anchura, rugosidad) para garantizar la correcta refrigeración del bloque de parada. Se ha comprobado que el diseño permite variaciones del haz respecto a la situación nominal siendo el flujo crítico calorífico al menos 2 veces superior al nominal. Se han realizado asimismo simulaciones fluidodinámicas 3D con ANSYS-CFX en aquellas zonas del canal de refrigeración que lo requieren. El bloque de parada se activará como consecuencia de la interacción del haz de partículas lo que impide cualquier cambio o reparación una vez comenzada la operación del acelerador. Por ello el diseño ha de ser muy robusto y todas las hipótesis utilizadas en la realización de éste deben ser cuidadosamente comprobadas. Gran parte del esfuerzo de la tesis se centra en la estimación del coeficiente de transferencia de calor que es determinante en los resultados obtenidos, y que se emplea además como condición de contorno en los cálculos mecánicos. Para ello por un lado se han buscado correlaciones cuyo rango de aplicabilidad sea adecuado para las condiciones del bloque de parada (canal anular, diferencias de temperatura agua-pared de decenas de grados). En un segundo paso se han comparado los coeficientes de película obtenidos a partir de la correlación seleccionada (Petukhov-Gnielinski) con los que se deducen de simulaciones fluidodinámicas, obteniendo resultados satisfactorios. Por último se ha realizado una validación experimental utilizando un prototipo y un circuito hidráulico que proporciona un flujo de agua con los parámetros requeridos en el bloque de parada. Tras varios intentos y mejoras en el experimento se han obtenido los coeficientes de película para distintos caudales y potencias de calentamiento. Teniendo en cuenta la incertidumbre de las medidas, los valores experimentales concuerdan razonablemente bien (en el rango de 15%) con los deducidos de las correlaciones. Por motivos radiológicos es necesario controlar la calidad del agua de refrigeración y minimizar la corrosión del cobre. Tras un estudio bibliográfico se identificaron los parámetros del agua más adecuados (conductividad, pH y concentración de oxígeno disuelto). Como parte de la tesis se ha realizado asimismo un estudio de la corrosión del circuito de refrigeración del bloque de parada con el doble fin de determinar si puede poner en riesgo la integridad del componente, y de obtener una estimación de la velocidad de corrosión para dimensionar el sistema de purificación del agua. Se ha utilizado el código TRACT (TRansport and ACTivation code) adaptándalo al caso del bloque de parada, para lo cual se trabajó con el responsable (Panos Karditsas) del código en Culham (UKAEA). Los resultados confirman que la corrosión del cobre en las condiciones seleccionadas no supone un problema. La Tesis se encuentra estructurada de la siguiente manera: En el primer capítulo se realiza una introducción de los proyectos IFMIF y LIPAc dentro de los cuales se enmarca esta Tesis. Además se describe el bloque de parada, siendo el diseño del sistema de rerigeración de éste el principal objetivo de la Tesis. En el segundo y tercer capítulo se realiza un resumen de la base teórica así como de las diferentes herramientas empleadas en el diseño del sistema de refrigeración. El capítulo cuarto presenta los resultados del relativos al sistema de refrigeración. Tanto los obtenidos del estudio unidimensional, como los obtenidos de las simulaciones fluidodinámicas 3D mediante el empleo del código ANSYS-CFX. En el quinto capítulo se presentan los resultados referentes al análisis de corrosión del circuito de refrigeración del bloque de parada. El capítulo seis se centra en la descripción del montaje experimental para la obtención de los valores de pérdida de carga y coeficiente de transferencia del calor. Asimismo se presentan los resultados obtenidos en dichos experimentos. Finalmente encontramos un capítulo de apéndices en el que se describen una serie de experimentos llevados a cabo como pasos intermedios en la obtención del resultado experimental del coeficiente de película. También se presenta el código informático empleado para el análisis unidimensional del sistema de refrigeración del bloque de parada llamado CHICA (Cooling and Heating Interaction and Corrosion Analysis). ABSTRACT In the nuclear fusion field running in parallel to ITER (International Thermonuclear Experimental Reactor) as one of the complementary activities headed towards solving the technological barriers, IFMIF (International Fusion Material Irradiation Facility) project aims to provide an irradiation facility to qualify advanced materials resistant to extreme conditions like the ones expected in future fusion reactors like DEMO (DEMOnstration Power Plant). IFMIF consists of two constant wave deuteron accelerators delivering a 125 mA and 40 MeV beam each that will collide on a lithium target producing an intense neutron fluence (1017 neutrons/s) with a similar spectra to that of fusion neutrons [1], [2]. This neutron flux is employed to irradiate the different material candidates to be employed in the future fusion reactors, and the samples examined after irradiation at the so called post-irradiative facilities. As a first step in such an ambitious project, an engineering validation and engineering design activity phase called IFMIF-EVEDA (Engineering Validation and Engineering Design Activities) is presently going on. One of the activities consists on the construction and operation of an accelerator prototype named LIPAc (Linear IFMIF Prototype Accelerator). It is a high intensity deuteron accelerator identical to the low energy part of the IFMIF accelerators. The LIPAc components, which will be installed in Japan, are delivered by different european countries. The accelerator supplies a 9 MeV constant wave beam of deuterons with a power of 1.125 MW, which after being characterized by different instruments has to be stopped safely. For such task a beam dump to absorb the beam energy and take it to a heat sink is needed. Spain has the compromise of delivering such device and CIEMAT (Centro de Investigaciones Energéticas Medioambientales y Tecnológicas) is responsible for such task. The central piece of the beam dump, where the ion beam is stopped, is a copper cone with an angle of 3.5o, 2.5 m long and 5 mm width. This part is cooled by water flowing on its external surface through the channel formed between the copper cone and a concentric piece with the latter. The thesis is developed in this realm, and its objective is designing the LIPAc beam dump cooling system. The design has been performed employing a simplified one dimensional model. The water parameters (pressure, flow, pressure loss) and the required annular channel geometry (width, rugoisty) have been obtained guaranteeing the correct cooling of the beam dump. It has been checked that the cooling design allows variations of the the beam with respect to the nominal position, being the CHF (Critical Heat Flux) at least twice times higher than the nominal deposited heat flux. 3D fluid dynamic simulations employing ANSYS-CFX code in the beam dump cooling channel sections which require a more thorough study have also been performed. The beam dump will activateasaconsequenceofthe deuteron beam interaction, making impossible any change or maintenance task once the accelerator operation has started. Hence the design has to be very robust and all the hypotheses employed in the design mustbecarefully checked. Most of the work in the thesis is concentrated in estimating the heat transfer coefficient which is decisive in the obtained results, and is also employed as boundary condition in the mechanical analysis. For such task, correlations which applicability range is the adequate for the beam dump conditions (annular channel, water-surface temperature differences of tens of degrees) have been compiled. In a second step the heat transfer coefficients obtained from the selected correlation (Petukhov- Gnielinski) have been compared with the ones deduced from the 3D fluid dynamic simulations, obtaining satisfactory results. Finally an experimental validation has been performed employing a prototype and a hydraulic circuit that supplies a flow with the requested parameters in the beam dump. After several tries and improvements in the experiment, the heat transfer coefficients for different flows and heating powers have been obtained. Considering the uncertainty in the measurements the experimental values agree reasonably well (in the order of 15%) with the ones obtained from the correlations. Due to radiological reasons the quality of the cooling water must be controlled, hence minimizing the copper corrosion. After performing a bibligraphic study the most adequate water parameters were identified (conductivity, pH and dissolved oxygen concentration). As part of this thesis a corrosion study of the beam dump cooling circuit has been performed with the double aim of determining if corrosion can pose a risk for the copper beam dump , and obtaining an estimation of the corrosion velocitytodimension the water purification system. TRACT code(TRansport and ACTivation) has been employed for such study adapting the code for the beam dump case. For such study a collaboration with the code responsible (Panos Karditsas) at Culham (UKAEA) was established. The work developed in this thesis has supposed the publication of three articles in JCR journals (”Journal of Nuclear Materials” y ”Fusion Engineering and Design”), as well as presentations in more than four conferences and relevant meetings.

Technology and characterization of GaN-HEMTs devices: high temperature and trapping effects

Los transistores de alta movilidad electrónica basados en GaN han sido objeto de una extensa investigación ya que tanto el GaN como sus aleaciones presentan unas excelentes propiedades eléctricas (alta movilidad, elevada concentración de portadores y campo eléctrico crítico alto). Aunque recientemente se han incluido en algunas aplicaciones comerciales, su expansión en el mercado está condicionada a la mejora de varios asuntos relacionados con su rendimiento y habilidad. Durante esta tesis se han abordado algunos de estos aspectos relevantes; por ejemplo, la fabricación de enhancement mode HEMTs, su funcionamiento a alta temperatura, el auto calentamiento y el atrapamiento de carga. Los HEMTs normalmente apagado o enhancement mode han atraído la atención de la comunidad científica dedicada al desarrollo de circuitos amplificadores y conmutadores de potencia, ya que su utilización disminuiría significativamente el consumo de potencia; además de requerir solamente una tensión de alimentación negativa, y reducir la complejidad del circuito y su coste. Durante esta tesis se han evaluado varias técnicas utilizadas para la fabricación de estos dispositivos: el ataque húmedo para conseguir el gate-recess en heterostructuras de InAl(Ga)N/GaN; y tratamientos basados en flúor (plasma CF4 e implantación de F) de la zona debajo de la puerta. Se han llevado a cabo ataques húmedos en heteroestructuras de InAl(Ga)N crecidas sobre sustratos de Si, SiC y zafiro. El ataque completo de la barrera se consiguió únicamente en las muestras con sustrato de Si. Por lo tanto, se puede deducir que la velocidad de ataque depende de la densidad de dislocaciones presentes en la estructura, ya que el Si presenta un peor ajuste del parámetro de red con el GaN. En relación a los tratamientos basados en flúor, se ha comprobado que es necesario realizar un recocido térmico después de la fabricación de la puerta para recuperar la heteroestructura de los daños causados durante dichos tratamientos. Además, el estudio de la evolución de la tensión umbral con el tiempo de recocido ha demostrado que en los HEMTs tratados con plasma ésta tiende a valores más negativos al aumentar el tiempo de recocido. Por el contrario, la tensión umbral de los HEMTs implantados se desplaza hacia valores más positivos, lo cual se atribuye a la introducción de iones de flúor a niveles más profundos de la heterostructura. Los transistores fabricados con plasma presentaron mejor funcionamiento en DC a temperatura ambiente que los implantados. Su estudio a alta temperatura ha revelado una reducción del funcionamiento de todos los dispositivos con la temperatura. Los valores iniciales de corriente de drenador y de transconductancia medidos a temperatura ambiente se recuperaron después del ciclo térmico, por lo que se deduce que dichos efectos térmicos son reversibles. Se han estudiado varios aspectos relacionados con el funcionamiento de los HEMTs a diferentes temperaturas. En primer lugar, se han evaluado las prestaciones de dispositivos de AlGaN/GaN sobre sustrato de Si con diferentes caps: GaN, in situ SiN e in situ SiN/GaN, desde 25 K hasta 550 K. Los transistores con in situ SiN presentaron los valores más altos de corriente drenador, transconductancia, y los valores más bajos de resistencia-ON, así como las mejores características en corte. Además, se ha confirmado que dichos dispositivos presentan gran robustez frente al estrés térmico. En segundo lugar, se ha estudiado el funcionamiento de transistores de InAlN/GaN con diferentes diseños y geometrías. Dichos dispositivos presentaron una reducción casi lineal de los parámetros en DC en el rango de temperaturas de 25°C hasta 225°C. Esto se debe principalmente a la dependencia térmica de la movilidad electrónica, y también a la reducción de la drift velocity con la temperatura. Además, los transistores con mayores longitudes de puerta mostraron una mayor reducción de su funcionamiento, lo cual se atribuye a que la drift velocity disminuye más considerablemente con la temperatura cuando el campo eléctrico es pequeño. De manera similar, al aumentar la distancia entre la puerta y el drenador, el funcionamiento del HEMT presentó una mayor reducción con la temperatura. Por lo tanto, se puede deducir que la degradación del funcionamiento de los HEMTs causada por el aumento de la temperatura depende tanto de la longitud de la puerta como de la distancia entre la puerta y el drenador. Por otra parte, la alta densidad de potencia generada en la región activa de estos transistores conlleva el auto calentamiento de los mismos por efecto Joule, lo cual puede degradar su funcionamiento y Habilidad. Durante esta tesis se ha desarrollado un simple método para la determinación de la temperatura del canal basado en medidas eléctricas. La aplicación de dicha técnica junto con la realización de simulaciones electrotérmicas han posibilitado el estudio de varios aspectos relacionados con el autocalentamiento. Por ejemplo, se han evaluado sus efectos en dispositivos sobre Si, SiC, y zafiro. Los transistores sobre SiC han mostrado menores efectos gracias a la mayor conductividad térmica del SiC, lo cual confirma el papel clave que desempeña el sustrato en el autocalentamiento. Se ha observado que la geometría del dispositivo tiene cierta influencia en dichos efectos, destacando que la distribución del calor generado en la zona del canal depende de la distancia entre la puerta y el drenador. Además, se ha demostrado que la temperatura ambiente tiene un considerable impacto en el autocalentamiento, lo que se atribuye principalmente a la dependencia térmica de la conductividad térmica de las capas y sustrato que forman la heterostructura. Por último, se han realizado numerosas medidas en pulsado para estudiar el atrapamiento de carga en HEMTs sobre sustratos de SiC con barreras de AlGaN y de InAlN. Los resultados obtenidos en los transistores con barrera de AlGaN han presentado una disminución de la corriente de drenador y de la transconductancia sin mostrar un cambio en la tensión umbral. Por lo tanto, se puede deducir que la posible localización de las trampas es la región de acceso entre la puerta y el drenador. Por el contrario, la reducción de la corriente de drenador observada en los dispositivos con barrera de InAlN llevaba asociado un cambio significativo en la tensión umbral, lo que implica la existencia de trampas situadas en la zona debajo de la puerta. Además, el significativo aumento del valor de la resistencia-ON y la degradación de la transconductancia revelan la presencia de trampas en la zona de acceso entre la puerta y el drenador. La evaluación de los efectos del atrapamiento de carga en dispositivos con diferentes geometrías ha demostrado que dichos efectos son menos notables en aquellos transistores con mayor longitud de puerta o mayor distancia entre puerta y drenador. Esta dependencia con la geometría se puede explicar considerando que la longitud y densidad de trampas de la puerta virtual son independientes de las dimensiones del dispositivo. Finalmente se puede deducir que para conseguir el diseño óptimo durante la fase de diseño no sólo hay que tener en cuenta la aplicación final sino también la influencia que tiene la geometría en los diferentes aspectos estudiados (funcionamiento a alta temperatura, autocalentamiento, y atrapamiento de carga). ABSTRACT GaN-based high electron mobility transistors have been under extensive research due to the excellent electrical properties of GaN and its related alloys (high carrier concentration, high mobility, and high critical electric field). Although these devices have been recently included in commercial applications, some performance and reliability issues need to be addressed for their expansion in the market. Some of these relevant aspects have been studied during this thesis; for instance, the fabrication of enhancement mode HEMTs, the device performance at high temperature, the self-heating and the charge trapping. Enhancement mode HEMTs have become more attractive mainly because their use leads to a significant reduction of the power consumption during the stand-by state. Moreover, they enable the fabrication of simpler power amplifier circuits and high-power switches because they allow the elimination of negativepolarity voltage supply, reducing significantly the circuit complexity and system cost. In this thesis, different techniques for the fabrication of these devices have been assessed: wet-etching for achieving the gate-recess in InAl(Ga)N/GaN devices and two different fluorine-based treatments (CF4 plasma and F implantation). Regarding the wet-etching, experiments have been carried out in InAl(Ga)N/GaN grown on different substrates: Si, sapphire, and SiC. The total recess of the barrier was achieved after 3 min of etching in devices grown on Si substrate. This suggests that the etch rate can critically depend on the dislocations present in the structure, since the Si exhibits the highest mismatch to GaN. Concerning the fluorine-based treatments, a post-gate thermal annealing was required to recover the damages caused to the structure during the fluorine-treatments. The study of the threshold voltage as a function of this annealing time has revealed that in the case of the plasma-treated devices it become more negative with the time increase. On the contrary, the threshold voltage of implanted HEMTs showed a positive shift when the annealing time was increased, which is attributed to the deep F implantation profile. Plasma-treated HEMTs have exhibited better DC performance at room temperature than the implanted devices. Their study at high temperature has revealed that their performance decreases with temperature. The initial performance measured at room temperature was recovered after the thermal cycle regardless of the fluorine treatment; therefore, the thermal effects were reversible. Thermal issues related to the device performance at different temperature have been addressed. Firstly, AlGaN/GaN HEMTs grown on Si substrate with different cap layers: GaN, in situ SiN, or in situ SiN/GaN, have been assessed from 25 K to 550 K. In situ SiN cap layer has been demonstrated to improve the device performance since HEMTs with this cap layer have exhibited the highest drain current and transconductance values, the lowest on-resistance, as well as the best off-state characteristics. Moreover, the evaluation of thermal stress impact on the device performance has confirmed the robustness of devices with in situ cap. Secondly, the high temperature performance of InAlN/GaN HEMTs with different layouts and geometries have been assessed. The devices under study have exhibited an almost linear reduction of the main DC parameters operating in a temperature range from room temperature to 225°C. This was mainly due to the thermal dependence of the electron mobility, and secondly to the drift velocity decrease with temperature. Moreover, HEMTs with large gate length values have exhibited a great reduction of the device performance. This was attributed to the greater decrease of the drift velocity for low electric fields. Similarly, the increase of the gate-to-drain distance led to a greater reduction of drain current and transconductance values. Therefore, this thermal performance degradation has been found to be dependent on both the gate length and the gate-to-drain distance. It was observed that the very high power density in the active region of these transistors leads to Joule self-heating, resulting in an increase of the device temperature, which can degrade the device performance and reliability. A simple electrical method have been developed during this work to determine the channel temperature. Furthermore, the application of this technique together with the performance of electro-thermal simulations have enabled the evaluation of different aspects related to the self-heating. For instance, the influence of the substrate have been confirmed by the study of devices grown on Si, SiC, and Sapphire. HEMTs grown on SiC substrate have been confirmed to exhibit the lowest self-heating effects thanks to its highest thermal conductivity. In addition to this, the distribution of the generated heat in the channel has been demonstrated to be dependent on the gate-to-drain distance. Besides the substrate and the geometry of the device, the ambient temperature has also been found to be relevant for the self-heating effects, mainly due to the temperature-dependent thermal conductivity of the layers and the substrate. Trapping effects have been evaluated by means of pulsed measurements in AlGaN and InAIN barrier devices. AlGaN barrier HEMTs have exhibited a de crease in drain current and transconductance without measurable threshold voltage change, suggesting the location of the traps in the gate-to-drain access region. On the contrary, InAIN barrier devices have showed a drain current associated with a positive shift of threshold voltage, which indicated that the traps were possibly located under the gate region. Moreover, a significant increase of the ON-resistance as well as a transconductance reduction were observed, revealing the presence of traps on the gate-drain access region. On the other hand, the assessment of devices with different geometries have demonstrated that the trapping effects are more noticeable in devices with either short gate length or the gate-to-drain distance. This can be attributed to the fact that the length and the trap density of the virtual gate are independent on the device geometry. Finally, it can be deduced that besides the final application requirements, the influence of the device geometry on the performance at high temperature, on the self-heating, as well as on the trapping effects need to be taken into account during the device design stage to achieve the optimal layout.

Building memristor applications: from device model to circuit design

Since the memristor was first built in 2008 at HP Labs, no end of devices and models have been presented. Also, new applications appear frequently. However, the integration of the device at the circuit level is not straightforward, because available models are still immature and/or suppose high computational loads, making their simulation long and cumbersome. This study assists circuit/systems designers in the integration of memristors in their applications, while aiding model developers in the validation of their proposals. We introduce the use of a memristor application framework to support the work of both the model developer and the circuit designer. First, the framework includes a library with the best-known memristor models, being easily extensible with upcoming models. Systematic modifications have been applied to these models to provide better convergence and significant simulations speedups. Second, a quick device simulator allows the study of the response of the models under different scenarios, helping the designer with the stimuli and operation time selection. Third, fine tuning of the device including parameters variations and threshold determination is also supported. Finally, SPICE/Spectre subcircuit generation is provided to ease the integration of the devices in application circuits. The framework provides the designer with total control overconvergence, computational load, and the evolution of system variables, overcoming usual problems in the integration of memristive devices.

Facilitating the creation of interactive multi-device Learning Objects using an online authoring tool

Learning Objects facilitate reuse leading to cost and time savings as well as to the enhancement of the quality of educational resources. However, teachers find it difficult to create or to find high quality Learning Objects, and the ones they find need to be customized. Teachers can overcome this problem using suitable authoring systems that enable them to create high quality Learning Objects with little effort. This paper presents an open source online e-Learning authoring tool called ViSH Editor together with four novel interactive Learning Objects that can be created with it: Flashcards, Virtual Tours, Enriched Videos and Interactive Presentations. All these Learning Objects are created as web applications, which can be accessed via mobile devices. Besides, they can be exported to SCORM including their metadata in IEEE LOM format. All of them are described in the paper including an example of each. This approach for creating Learning Objects was validated through two evaluations: a survey among authors and a formal quality evaluation of 209 Learning Objects created with the tool. The results show that ViSH Editor facilitates educators the creation of high quality Learning Objects.

Material requirements for the adoption of unconventional silicon crystal and wafer growth techniques for high-efficiency solar cells

Silicon wafers comprise approximately 40% of crystalline silicon module cost, and represent an area of great technological innovation potential. Paradoxically, unconventional wafer-growth techniques have thus far failed to displace multicrystalline and Czochralski silicon, despite four decades of innovation. One of the shortcomings of most unconventional materials has been a persistent carrier lifetime deficit in comparison to established wafer technologies, which limits the device efficiency potential. In this perspective article, we review a defect-management framework that has proven successful in enabling millisecond lifetimes in kerfless and cast materials. Control of dislocations and slowly diffusing metal point defects during growth, coupled to effective control of fast-diffusing species during cell processing, is critical to enable high cell efficiencies. To accelerate the pace of novel wafer development, we discuss approaches to rapidly evaluate the device efficiency potential of unconventional wafers from injection-dependent lifetime measurements.

High sensitivity biosensors based on shear mode AIN resonators for in liquid operation

El diagnóstico y detección temprana de enfermedades son clave para reducir la tasa de mortalidad, las hospitalizaciones de larga duración y el desaprovechamiento de recursos. En los últimos años se ha impulsado, mediante un aumento de la financiación, el desarrollo de nuevos biosensores de bajo coste capaces de detectar y cuantificar cantidades muy pequeñas de especies biológicas de una forma barata y sencilla. El trabajo presentado en esta Tesis Doctoral describe la investigación llevada a cabo en el desarrollo de sensores gravimétricos basados en resonadores de ondas acústicas de volumen (BAW) de estructura maciza (SMR). Los dispositivos emplean películas delgadas de A1N como material piezoeléctrico y operan en modo de cizalladura, para así poder detectar especies biológicas en medio líquido. El principio de funcionamiento de estos sensores se basa en la variación que experimenta la frecuencia de resonancia al quedar una pequeña masa adherida a su superficie. Necesitan operar en modo de cizalladura para que su resonancia no se atenúe al trabajar en medio líquido, así como ofrecer una superficie capaz de ser funcionalizada específicamente para la especie biológica a detectar. El reto planteado en esta tesis requiere un acercamiento pluridisciplinar al problema que incluye el estudio de los diferentes materiales que constituyen la estructura multicapa que forma un SMR, el diseño y fabricación del dispositivo y del sistema de fluídica, la funcionalización bioquímica de la superficie del sensor, la demostración de la capacidad de detección de especies biológicas y finalmente el diseño y fabricación de la electrónica asociada para la detección de la señal eléctrica. Todas esas tareas han sido abordadas en las distintas etapas del desarrollo de esta tesis y las contribuciones más relevantes se describen en el documento. En el campo de desarrollo de los materiales, se propone un proceso en dos etapas para la pulverización reactiva de capas de A1N que contengan microcristales inclinados capaces de excitar el modo de cizalladura. Se caracteriza la velocidad acústica del modo de cizalladura en todos los materiales que componen la estructura, con el fin de poder obtener un diseño más adecuado del reflector acústico. Se propone un nuevo tipo de material aislante de alta impedancia acústica consistente en capas de W03 pulverizadas que presenta ciertas ventajas tecnológicas frente a las capas convencionales de Ta205. Respecto del diseño del transductor, se estudia la influencia que tienen los con tactos eléctricos extendidos del resonador necesarios para poder adaptar el sistema de fluídica a la estructura. Los resultados indican que es necesario trabajar sobre sustratos aislantes (tanto el soporte como el espejo acústico) para evitar efectos parásitos asociados al uso de capas metálicas bajo los electrodos del resonador que dañan su resonancia. Se analiza la influencia de las diferentes capas del dispositivo en el coeficiente de temperatura de la frecuencia (TCF) del resonador llegando a la conclusión de que las dos últimas capas del reflector acústico afectan significativamente al TCF del SMR, pudiendo reducirse ajusfando adecuadamente sus espesores. De acuerdo con los resultados de estos estudios, se han diseñado finalmente resonadores SMR operando a f .3 GHz en modo de cizalladura, con un área activa de 65000 /xm2, contactos eléctricos que se extienden f .7 mm y factores de calidad en líquido de f 50. Las extensiones eléctricas permiten adaptar el resonador a un sistema de fluídica de metacrilato. Para la detección de especies biológicas se realiza un montaje experimental que permite circular 800 ¡A por la superficie del sensor a través de un circuito cerrado que trabaja a volumen constante. La circulación de soluciones iónicas sobre el sensor descubierto pone de manifiesto que las altas frecuencias de operación previenen los cortocircuitos y por tanto el aislamiento de los electrodos es prescindible. Se desarrolla un protocolo ad-hoc de funcionalización basado en el proceso estándar APTESGlutaraldehído. Se proponen dos alternativas novedosas para la funcionalización de las áreas activas del sensor basadas en el uso de capas de oxidación de Ir02 y su activación a través de un plasma de oxígeno que no daña al dispositivo. Ambos procesos contribuyen a simplificar notablemente la funcionalización de los sensores gravimétricos. Se utilizan anticuerpos y aptámeros como receptores para detectar trombina, anticuerpo monoclonal IgG de ratón y bacteria sonicadas. Una calibración preliminar del sensor con depósitos de capas finas de Si02 de densidad y espesor conocidos permite obtener una sensibilidad de 1800 kHz/pg-cm2 y un límite de detección of 4.2 pg. Finalmente se propone el prototipo de un circuito electrónico de excitación y lectura de bajo coste diseñado empleando teoría de circuitos de microondas. Aunque su diseño y funcionamiento admite mejoras, constituye la última etapa de un sistema completo de bajo coste para el diagnóstico de especies biológicas basado en resonadores SMR de A1N. ABSTRACT Early diagnosis and detection of diseases are essential for reducing mortality rate and preventing long-term hospitalization and waste of resources. These requirements have boosted the efforts and funding on the research of accurate and reliable means for detection and quantification of biological species, also known as biosensors. The work presented in this thesis describes the development and fabrication of gravimetric biosensors based on piezoelectric AlN bulk acoustic wave (BAW) solidly mounted resonators (SMRs) for detection of biological species in liquid media. These type of devices base their sensing principles in the variation that their resonant frequency suffers when a mass is attached to their surface. They need to operate in the shear mode to maintain a strong resonance in liquid and an adequate functionalisation of their sensing area to guarantee that only the targeted molecules cause the shift. The challenges that need to be overcome to achieve piezoelectric BAW resonators for high sensitivity detection in fluids require a multidisciplinary approach, that include the study of the materials involved, the design of the device and the fluidic system, the biochemical functionalisation of the active area, the experimental proof-of-concept with different target species and the design of an electronic readout circuit. All this tasks have been tackled at different stages of the thesis and the relevant contributions are described in the document. In the field of materials, a two-stage sputtering deposition process has been developed to obtain good-quality AlN films with uniformly tilted grains required to excite the shear mode. The shear acoustic velocities of the materials composing the acoustic reflector have been accurately studied to ensure an optimum design of the reflector stack. WO3 sputtered films have been proposed as high acoustic impedance material for insulating acoustic reflectors. They display several technological advantages for the processing of the resonators. Regarding the design, a study of the influence of the electrical extensions necessary to fit a fluidic system on the performance of the devices has been performed. The results indicate that high resistivity substrates and insulating reflectors are necessary to avoid the hindering of the resonance due to the parasitic effects induced by the extensions. The influence of the different layers of the stack on the resultant TCF of the SMRs has also been investigated. The two layers of the reflector closer to the piezoelectric layer have a significant influence on the TCF, which can be reduced by modifying their thicknesses accordingly. The data provided by these studies has led to the final design of the devices, which operate at 1.3 GHz in the shear mode and display an active area of 65000 /xm2 and electrical extensions of 1.7 mm while keeping a Qahear=150 in liquid. The extensions enable to fit a custom-made fluidic system made of methacrylate. To perform the biosensing experiments, an experimental setup with a liquid closed circuit operating at constant flow has been developed. Buffers of ionic characteristics have been tested on non-isolated devices, revealing that high operation frequencies prevent the risk of short circuit. An ad-hoc functionalisation protocol based on the standard APTES - Glutaraldehyde process has been developed. It includes two new processes that simplify the fabrication of the transducers: the use of IrO2 as oxidation layer and its functionalisation through an O2 plasma treatment that does not damage the resonators. Both antibodies and aptamers are used as receptors. In liquid sensing proof-of-concept experiments with thrombin, IgG mouse monoclonal antibody and sonicated bacteria have been displayed. A preliminary calibration of the devices using SiO2 layers reveals a sensitivity of 1800 kHz/pg-cm2 and a limit of detection of 4.2 pg. Finally, a first prototype of a low-cost electronic readout circuit designed using a standard microwave approach has been developed. Although its performance can be significantly improved, it is an effective first approach to the final stage of a portable low-cost diagnostic system based on shear mode AlN SMRs.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.