Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Contribución metodológica para incorporar fallas activas en la modelización de la fuente dirigida a estimaciones de peligrosidad sísmica. Aplicación al sur de España

En el presente trabajo se desarrolla una metodología para caracterizar fallas activas como fuentes sísmicas independientes en combinación con zonas sismogenéticas tipo área de cara a la estimación probabilista poissoniana de la peligrosidad sísmica. Esta metodología está basada en el reparto de la tasa de momento sísmico registrada en una región entre las fuentes potencialmente activas subyacentes (fallas activas modelizadas de forma independiente y una zonificación sismogenética), haciendo especial hincapié en regiones de sismicidad moderada y fallas de lento movimiento. Se desarrolla una aplicación de la metodología en el sureste de España, incorporando al cálculo 106 fuentes sísmicas independientes: 95 de tipo falla (catalogadas como fallas activas en la base de datos QAFI) y 11 zonas sismogenéticas de tipo área. Del mismo modo, se estima la peligrosidad sísmica con el método clásico zonificado y se comparan los resultados, analizando la influencia de la inclusión de las fallas de forma independiente en la estimación de la peligrosidad. Por último, se desarrolla una aplicación de la metodología propuesta en la estimación de la peligrosidad sísmica considerando un modelo temporal no poissoniano. La aplicación se centra en la falla de Carboneras, mostrando la repercusión que puede tener este cambio de modelo temporal en la estimación final de la peligrosidad. ABSTRACT A new methodology of seismic source characterization to be included in poissonian, probabilistic seismic hazard assessments, is developed in this work. Active faults are considered as independent seismogenic sources in combination with seismogenic area sources. This methodology is based in the distribution of the seismic moment rate recorded in a region between the potentially active underlying seismic sources that it contains (active faults modeled independently and an area-source seismic model), with special emphasis on regions with moderate seismicity and faults with slow deformation rates. An application of the methodology is carried out in the southeastern part of Spain, incorporating 106 independent seismic sources in the computations: 95 of fault type (catalogued as active faults in the Quaternary Active Fault Database, QAFI) and 11 of area-source type. At the same time, the seismic hazard is estimated following the classical area-source method. The results obtained using both methodologies (the classical one and the one proposed in this work9 are compared, analyzing the influence of the inclusion of faults as independent sources in hazard estimates. Finally, an application of the proposed methodology considering a non-poissonian time model is shown. This application is carried out in the Carboneras fault and shows the repercussion that this change of time model has in the final hazard estimates.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Low Voltage Ride-through in DFIG Wind Generators by Controlling the Rotor Current without Crowbars

Among all the different types of electric wind generators, those that are based on doubly fed induction generators, or DFIG technology, are the most vulnerable to grid faults such as voltage sags. This paper proposes a new control strategy for this type of wind generator, that allows these devices to withstand the effects of a voltage sag while following the new requirements imposed by grid operators. This new control strategy makes the use of complementary devices such as crowbars unnecessary, as it greatly reduces the value of currents originated by the fault. This ensures less costly designs for the rotor systems as well as a more economic sizing of the necessary power electronics. The strategy described here uses an electric generator model based on space-phasor theory that provides a direct control over the position of the rotor magnetic flux. Controlling the rotor magnetic flux has a direct influence on the rest of the electrical variables enabling the machine to evolve to a desired work point during the transient imposed by the grid disturbance. Simulation studies have been carried out, as well as test bench trials, in order to prove the viability and functionality of the proposed control strategy.

A novel FPGA-based evolvable hardware system based on multiple processing arrays

In this paper, an architecture based on a scalable and flexible set of Evolvable Processing arrays is presented. FPGA-native Dynamic Partial Reconfiguration (DPR) is used for evolution, which is done intrinsically, letting the system to adapt autonomously to variable run-time conditions, including the presence of transient and permanent faults. The architecture supports different modes of operation, namely: independent, parallel, cascaded or bypass mode. These modes of operation can be used during evolution time or during normal operation. The evolvability of the architecture is combined with fault-tolerance techniques, to enhance the platform with self-healing features, making it suitable for applications which require both high adaptability and reliability. Experimental results show that such a system may benefit from accelerated evolution times, increased performance and improved dependability, mainly by increasing fault tolerance for transient and permanent faults, as well as providing some fault identification possibilities. The evolvable HW array shown is tailored for window-based image processing applications.

Percepciones sobre tres técnicas de evaluación de código: un estudio empírico sobre la intuición y las opiniones de los encargados de las pruebas de software

La Ingeniería del Software Empírico (ISE) utiliza como herramientas los estudios empíricos para conseguir evidencias que ayuden a conocer bajo qué circunstancias es mejor usar una tecnología software en lugar de otra. La investigación en la que se enmarca este TFM explora si las intuiciones y/o preferencias de las personas que realizan las pruebas de software, son capaces de predecir la efectividad de tres técnicas de evaluación de código: lectura por abstracciones sucesivas, cobertura de decisión y partición en clases de equivalencia. Para conseguir dicho objetivo, se analizan los datos recogidos en un estudio empírico, realizado por las tutoras de este TFM. En el estudio empírico distintos sujetos aplican las tres técnicas de evaluación de código a tres programas distintos, a los que se les habían introducido una serie de faltas artificialmente. Los sujetos deben reportar los fallos encontrados en los programas, así como, contestar a una serie de preguntas sobre sus intuiciones y preferencias. A la hora de analizar los datos del estudio, se ha comprobado: 1) cuáles son sus intuiciones y preferencias (mediante el test estadístico X2 de Pearson); 2) si los sujetos cambian de opinión después de aplicar las técnicas (para ello se ha utilizado índice de Kappa, el Test de McNemar-Bowker y el Test de Stuart-Maxwell); 3) la consistencia de las distintas preguntas (mediante el índice de Kappa), comparando: intuiciones con intuiciones, preferencias con preferencias e intuiciones con preferencias; 4) Por último, si hay coincidencia entre las intuiciones y preferencias con la efectividad real obtenida (para ello se ha utilizado, el Modelo Lineal General con medidas repetidas). Los resultados muestran que, no hay una intuición clara ni tampoco una preferencia concreta, con respecto a los programas. Además aunque existen cambios de opinión después de aplicar las técnicas, no se encuentran evidencias claras para afirmar que la intuición y preferencias influyen en su efectividad. Finalmente, existen relaciones entre las intuiciones con intuiciones, preferencias con preferencias e intuiciones con preferencias, además esta relación es más notoria después de aplicar las técnicas. ----ABSTRACT----Empirical Software Engineering (ESE) uses empirical studies as a mean to generate evidences to help determine under what circumstances it is convenient to use a given software technology. This Master Thesis is part of a research that explores whether intuitions and/or preferences of testers, can be used to predict the effectiveness of three code evaluation techniques: reading by stepwise abstractions, decision coverage and equivalence partitioning. To achieve this goal, this Master Thesis analyzes the data collected in an empirical study run by the tutors. In the empirical study, different subjects apply three code evaluation techniques to three different programs. A series of faults were artificially introduced to the programs. Subjects are required to report the defects found in the programs, as well as answer a series of questions about their intuitions and preferences. The data analyses test: 1) what are the intuitions and preferences of the subjects (using the Pearson X2 test); 2) whether subjects change their minds after applying the techniques (using the Kappa coefficient, McNemar-Bowker test, and Stuart-Maxwell test); 3) the consistency of the different questions, comparing: intuitions versus intuitions, preferences versus preferences and preferences versus intuitions (using the Kappa coefficient); 4) finally, if intuitions and/or preferences predict the actual effectiveness obtained (using the General Linear Model, repeated measures). The results show that there is not clear intuition or particular preference with respect to the programs. Moreover, although there are changes of mind after applying the techniques, there are not clear evidences to claim that intuition and preferences influence their effectiveness. Finally, there is a relationship between the intuitions versus intuitions, preferences versus preferences and intuitions versus preferences; this relationship is more noticeable after applying the techniques.

Distributed control strategies for photovoltaic systems in urban environments

Este trabajo es una contribución a los sistemas fotovoltaicos (FV) con seguimiento distribuido del punto de máxima potencia (DMPPT), una topología que se caracteriza porque lleva a cabo el MPPT a nivel de módulo, al contrario de las topologías más tradicionales que llevan a cabo el MPPT para un número más elevado de módulos, pudiendo ser hasta cientos de módulos. Las dos tecnologías DMPPT que existen en el mercado son conocidos como microinversores y optimizadores de potencia, y ofrecen ciertas ventajas sobre sistemas de MPPT central como: mayor producción en situaciones de mismatch, monitorización individual de cada módulo, flexibilidad de diseño, mayor seguridad del sistema, etc. Aunque los sistemas DMPPT no están limitados a los entornos urbanos, se ha enfatizado en el título ya que es su mercado natural, siendo difícil una justificación de su sobrecoste en grandes huertas solares en suelo. Desde el año 2010 el mercado de estos sistemas ha incrementado notablemente y sigue creciendo de una forma continuada. Sin embargo, todavía falta un conocimiento profundo de cómo funcionan estos sistemas, especialmente en el caso de los optimizadores de potencia, de las ganancias energéticas esperables en condiciones de mismatch y de las posibilidades avanzadas de diagnóstico de fallos. El principal objetivo de esta tesis es presentar un estudio completo de cómo funcionan los sistemas DMPPT, sus límites y sus ventajas, así como experimentos varios que verifican la teoría y el desarrollo de herramientas para valorar las ventajas de utilizar DMPPT en cada instalación. Las ecuaciones que modelan el funcionamiento de los sistemas FVs con optimizadores de potencia se han desarrollado y utilizado para resaltar los límites de los mismos a la hora de resolver ciertas situaciones de mismatch. Se presenta un estudio profundo sobre el efecto de las sombras en los sistemas FVs: en la curva I-V y en los algoritmos MPPT. Se han llevado a cabo experimentos sobre el funcionamiento de los algoritmos MPPT en situaciones de sombreado, señalando su ineficiencia en estas situaciones. Un análisis de la ventaja del uso de DMPPT frente a los puntos calientes es presentado y verificado. También se presenta un análisis sobre las posibles ganancias en potencia y energía con el uso de DMPPT en condiciones de sombreado y este también es verificado experimentalmente, así como un breve estudio de su viabilidad económica. Para ayudar a llevar a cabo todos los análisis y experimentos descritos previamente se han desarrollado una serie de herramientas software. Una siendo un programa en LabView para controlar un simulador solar y almacenar las medidas. También se ha desarrollado un programa que simula curvas I-V de módulos y generador FVs afectados por sombras y este se ha verificado experimentalmente. Este mismo programa se ha utilizado para desarrollar un programa todavía más completo que estima las pérdidas anuales y las ganancias obtenidas con DMPPT en instalaciones FVs afectadas por sombras. Finalmente, se han desarrollado y verificado unos algoritmos para diagnosticar fallos en sistemas FVs con DMPPT. Esta herramienta puede diagnosticar los siguientes fallos: sombras debido a objetos fijos (con estimación de la distancia al objeto), suciedad localizada, suciedad general, posible punto caliente, degradación de módulos y pérdidas en el cableado de DC. Además, alerta al usuario de las pérdidas producidas por cada fallo y no requiere del uso de sensores de irradiancia y temperatura. ABSTRACT This work is a contribution to photovoltaic (PV) systems with distributed maximum power point tracking (DMPPT), a system topology characterized by performing the MPPT at module level, instead of the more traditional topologies which perform MPPT for a larger number of modules. The two DMPPT technologies available at the moment are known as microinverters and power optimizers, also known as module level power electronics (MLPE), and they provide certain advantages over central MPPT systems like: higher energy production in mismatch situations, monitoring of each individual module, system design flexibility, higher system safety, etc. Although DMPPT is not limited to urban environments, it has been emphasized in the title as it is their natural market, since in large ground-mounted PV plants the extra cost is difficult to justify. Since 2010 MLPE have increased their market share steadily and continuing to grow steadily. However, there still lacks a profound understanding of how they work, especially in the case of power optimizers, the achievable energy gains with their use and the possibilities in failure diagnosis. The main objective of this thesis is to provide a complete understanding of DMPPT technologies: how they function, their limitations and their advantages. A series of equations used to model PV arrays with power optimizers have been derived and used to point out limitations in solving certain mismatch situation. Because one of the most emphasized benefits of DMPPT is their ability to mitigate shading losses, an extensive study on the effects of shadows on PV systems is presented; both on the I-V curve and on MPPT algorithms. Experimental tests have been performed on the MPPT algorithms of central inverters and MLPE, highlighting their inefficiency in I-V curves with local maxima. An analysis of the possible mitigation of hot-spots with DMPPT is discussed and experimentally verified. And a theoretical analysis of the possible power and energy gains is presented as well as experiments in real PV systems. A short economic analysis of the benefits of DMPPT has also been performed. In order to aide in the previous task, a program which simulates I-V curves under shaded conditions has been developed and experimentally verified. This same program has been used to develop a software tool especially designed for PV systems affected by shading, which estimates the losses due to shading and the energy gains obtained with DMPPT. Finally, a set of algorithms for diagnosing system faults in PV systems with DMPPT has been developed and experimentally verified. The tool can diagnose the following failures: fixed object shading (with distance estimation), localized dirt, generalized dirt, possible hot-spots, module degradation and excessive losses in DC cables. In addition, it alerts the user of the power losses produced by each failure and classifies the failures by their severity and it does not require the use of irradiance or temperature sensors.

Big bridge in pérgola for high speed trains to the northwest of Spain

Big bridge in pérgola for high speed trains to the northwest of Spain

Fiabilidad de minimodulos de silicio

El objetivo de este Proyecto Final de Carrera es la realización de un ensayo de fiabilidad de componentes electrónicos, más concretamente de Minimódulos de Silicio, con el fin de estudiar su comportamiento a lo largo del tiempo de vida. Debido a la larga duración de los Minimódulos de Silicio , un ensayo de este tipo podría durar años, por lo que es necesario realizar un ensayo acelerado que acorte significativamente el tiempo del experimento, para ello, han de someterse a esfuerzos mayores que en condiciones normales de funcionamiento. A día de hoy, los Minimódulos de silicio, que conocemos como placas solares fotovoltaicas, se usan en infinidad de dispositivos debido a las múltiples ventajas que conllevan. La principal ventaja es poder llevar electricidad a cualquier parte del planeta sin necesidad de tener que hacer unas elevadas inversiones. Esta electricidad proviene de una fuente de energía inagotable y nada contaminante, con lo que ayudamos a mantener el equilibrio del planeta. La mayoría de las veces estas placas solares fotovoltaicas se usan en el exterior, soportando cambios de temperatura y de humedad elevados, de ahí, la importancia de realizar ensayos de fiabilidad, que muestren sus posibles causas de fallo, los efectos que producen estos fallos y los aspectos de diseño, fabricación y mantenimiento que puedan afectarles. Los Minimódulos de silicio utilizados en este proyecto son el modelo MC-SP0.8-NF-GCS de la empresa fabricante Multicomp. Para realizar el Proyecto hubiéramos necesitado una cámara climática que simulara unas condiciones ambientales determinadas, pero debido a la dificultad de iluminar el módulo dentro de la cámara climática hemos desarrollado un nuevo sistema de ensayos acelerados en temperatura. El nuevo sistema de ensayos acelerados consiste en: •Colocar los módulos fotovoltaicos en el laboratorio con un foco de 500W que irradia lo equivalente al sol. •Los tres módulos trabajarán a tres temperaturas diferentes para simular condiciones ambientales distintas, concretamente a 60°C, 72°C y 84°C. •Mediante un sistema automático de medida diseñado en LabVIEW, de manera simultánea tomará medidas de tensión en las tres placas y estudiaremos el grado degradación en cada placa. Se analizaran los resultados obtenido de cada una de las medidas y se realizará un estudio de fiabilidad y del proceso de degradación sufrido por los Minimódulos de silicio. Este PFC se puede dividir en las siguientes fases de trabajo siendo el ensayo la parte más larga en el tiempo: •Búsqueda de bibliografía documentación y normas aplicables. •Familiarización con los equipos y software, estudiando el manejo del software que viene con el Multímetro Keithley 2601 y el programa LabVIEW. •Desarrollo del hardware y sistemas necesarios para la realización del ensayo. •Montaje del ensayo •Realización del ensayo. •Análisis de resultados. ABSTRACT. The objective of this Final Project is conducting a test reliability of electronic components, more specifically Silicon minimodules, in order to study their behavior throughout the life span. Due to the long duration of Silicon minimodules a test like this could take years, so it is necessary to perform an accelerated significantly shorten the time of the experiment, testing for it, should be subjected to greater efforts than in normal operating. Today, the mini-modules, silicon is known as photovoltaic solar panels are used in a multitude of devices due to the many advantages they bring. The main advantage is to bring electricity to anywhere in the world without having to make high investments. This electricity comes from an inexhaustible source of energy and no pollution, thus helping to maintain the balance of the planet. Most of the time these solar photovoltaic panels are used on the outside, enduring changes in temperature and high humidity, hence, the importance of reliability testing, showing the possible causes of failure, the effects produced by these faults and aspects of design, manufacturing and maintenance that may affect them. The silicon mini-modules used in this project are the MC-SP0.8-NF-GCS model Multicomp manufacturing company. To realize the project we would have needed a climatic chamber to simulate specific environmental conditions, but due to the difficulty of illuminating the module in the climate chamber we have developed a new system of accelerated tests in temperature. The new system is accelerated tests: •Place the PV modules in the laboratory with a focus on the equivalent 500W radiating sun. •The three modules work at three different temperatures to simulate different environmental conditions, namely at 60 °C, 72 °C and 84 °C. •Automatic measurement system designed in LabVIEW, simultaneous voltage measurements taken at the three plates and study the degradation degree in each plate. The results obtained from each of the measurements and a feasibility study and degradation suffered by the silicon is performed minimodules were analyzed. This PFC can be divided into the following phases of the test work the longest part being overtime: •Literature search and documentation standards. •Familiarization with equipment and software, studying management software that comes with the Keithley 2601 multimeter and the LabVIEW program. •Development of hardware and systems necessary for the conduct of the trial. •Experiment setup •Carrying out the experiment. •Analysis of results.

Distributed control strategies for photovoltaic systems in urban environments : Versión definitiva

Este trabajo es una contribución a los sistemas fotovoltaicos (FV) con seguimiento distribuido del punto de máxima potencia (DMPPT), una topología que se caracteriza porque lleva a cabo el MPPT a nivel de módulo, al contrario de las topologías más tradicionales que llevan a cabo el MPPT para un número más elevado de módulos, pudiendo ser hasta cientos de módulos. Las dos tecnologías DMPPT que existen en el mercado son conocidos como microinversores y optimizadores de potencia, y ofrecen ciertas ventajas sobre sistemas de MPPT central como: mayor producción en situaciones de mismatch, monitorización individual de cada módulo, flexibilidad de diseño, mayor seguridad del sistema, etc. Aunque los sistemas DMPPT no están limitados a los entornos urbanos, se ha enfatizado en el título ya que es su mercado natural, siendo difícil una justificación de su sobrecoste en grandes huertas solares en suelo. Desde el año 2010 el mercado de estos sistemas ha incrementado notablemente y sigue creciendo de una forma continuada. Sin embargo, todavía falta un conocimiento profundo de cómo funcionan estos sistemas, especialmente en el caso de los optimizadores de potencia, de las ganancias energéticas esperables en condiciones de mismatch y de las posibilidades avanzadas de diagnóstico de fallos. El principal objetivo de esta tesis es presentar un estudio completo de cómo funcionan los sistemas DMPPT, sus límites y sus ventajas, así como experimentos varios que verifican la teoría y el desarrollo de herramientas para valorar las ventajas de utilizar DMPPT en cada instalación. Las ecuaciones que modelan el funcionamiento de los sistemas FVs con optimizadores de potencia se han desarrollado y utilizado para resaltar los límites de los mismos a la hora de resolver ciertas situaciones de mismatch. Se presenta un estudio profundo sobre el efecto de las sombras en los sistemas FVs: en la curva I-V y en los algoritmos MPPT. Se han llevado a cabo experimentos sobre el funcionamiento de los algoritmos MPPT en situaciones de sombreado, señalando su ineficiencia en estas situaciones. Un análisis de la ventaja del uso de DMPPT frente a los puntos calientes es presentado y verificado. También se presenta un análisis sobre las posibles ganancias en potencia y energía con el uso de DMPPT en condiciones de sombreado y este también es verificado experimentalmente, así como un breve estudio de su viabilidad económica. Para ayudar a llevar a cabo todos los análisis y experimentos descritos previamente se han desarrollado una serie de herramientas software. Una siendo un programa en LabView para controlar un simulador solar y almacenar las medidas. También se ha desarrollado un programa que simula curvas I-V de módulos y generador FVs afectados por sombras y este se ha verificado experimentalmente. Este mismo programa se ha utilizado para desarrollar un programa todavía más completo que estima las pérdidas anuales y las ganancias obtenidas con DMPPT en instalaciones FVs afectadas por sombras. Finalmente, se han desarrollado y verificado unos algoritmos para diagnosticar fallos en sistemas FVs con DMPPT. Esta herramienta puede diagnosticar los siguientes fallos: sombras debido a objetos fijos (con estimación de la distancia al objeto), suciedad localizada, suciedad general, posible punto caliente, degradación de módulos y pérdidas en el cableado de DC. Además, alerta al usuario de las pérdidas producidas por cada fallo y no requiere del uso de sensores de irradiancia y temperatura. ABSTRACT This work is a contribution to photovoltaic (PV) systems with distributed maximum power point tracking (DMPPT), a system topology characterized by performing the MPPT at module level, instead of the more traditional topologies which perform MPPT for a larger number of modules. The two DMPPT technologies available at the moment are known as microinverters and power optimizers, also known as module level power electronics (MLPE), and they provide certain advantages over central MPPT systems like: higher energy production in mismatch situations, monitoring of each individual module, system design flexibility, higher system safety, etc. Although DMPPT is not limited to urban environments, it has been emphasized in the title as it is their natural market, since in large ground-mounted PV plants the extra cost is difficult to justify. Since 2010 MLPE have increased their market share steadily and continuing to grow steadily. However, there still lacks a profound understanding of how they work, especially in the case of power optimizers, the achievable energy gains with their use and the possibilities in failure diagnosis. The main objective of this thesis is to provide a complete understanding of DMPPT technologies: how they function, their limitations and their advantages. A series of equations used to model PV arrays with power optimizers have been derived and used to point out limitations in solving certain mismatch situation. Because one of the most emphasized benefits of DMPPT is their ability to mitigate shading losses, an extensive study on the effects of shadows on PV systems is presented; both on the I-V curve and on MPPT algorithms. Experimental tests have been performed on the MPPT algorithms of central inverters and MLPE, highlighting their inefficiency in I-V curves with local maxima. An analysis of the possible mitigation of hot-spots with DMPPT is discussed and experimentally verified. And a theoretical analysis of the possible power and energy gains is presented as well as experiments in real PV systems. A short economic analysis of the benefits of DMPPT has also been performed. In order to aide in the previous task, a program which simulates I-V curves under shaded conditions has been developed and experimentally verified. This same program has been used to develop a software tool especially designed for PV systems affected by shading, which estimates the losses due to shading and the energy gains obtained with DMPPT. Finally, a set of algorithms for diagnosing system faults in PV systems with DMPPT has been developed and experimentally verified. The tool can diagnose the following failures: fixed object shading (with distance estimation), localized dirt, generalized dirt, possible hot-spots, module degradation and excessive losses in DC cables. In addition, it alerts the user of the power losses produced by each failure and classifies the failures by their severity and it does not require the use of irradiance or temperature sensors.

El análogo natural de almacenamiento y escape de Co2 de la cuenca de Gañuelas-Mazarrón : implicaciones para el comportamiento y la seguridad de un almacenamiento de Co2 en estaso supercrítico

El aumento de la temperatura media de la Tierra durante el pasado siglo en casi 1 ºC; la subida del nivel medio del mar; la disminución del volumen de hielo y nieve terrestres; la fuerte variabilidad del clima y los episodios climáticos extremos que se vienen sucediendo durante las ultimas décadas; y el aumento de las epidemias y enfermedades infecciosas son solo algunas de las evidencias del cambio climático actual, causado, principalmente, por la acumulación de gases de efecto invernadero en la atmósfera por actividades antropogénicas. La problemática y preocupación creciente surgida a raíz de estos fenómenos, motivo que, en 1997, se adoptara el denominado “Protocolo de Kyoto” (Japón), por el que los países firmantes adoptaron diferentes medidas destinadas a controlar y reducir las emisiones de los citados gases. Entre estas medidas cabe destacar las tecnologías CAC, enfocadas a la captura, transporte y almacenamiento de CO2. En este contexto se aprobó, en octubre de 2008, el Proyecto Singular Estratégico “Tecnologías avanzadas de generación, captura y almacenamiento de CO2” (PSE-120000-2008-6), cofinanciado por el Ministerio de Ciencia e Innovación y el FEDER, el cual abordaba, en su Subproyecto “Almacenamiento Geológico de CO2” (PSS-120000-2008-31), el estudio detallado, entre otros, del Análogo Natural de Almacenamiento y Escape de CO2 de la cuenca de Ganuelas-Mazarrón (Murcia). Es precisamente en el marco de dicho Proyecto en el que se ha realizado este trabajo, cuyo objetivo final ha sido el de predecir el comportamiento y evaluar la seguridad, a corto, medio y largo plazo, de un Almacenamiento Geológico Profundo de CO2 (AGP-CO2), mediante el estudio integral del citado análogo natural. Este estudio ha comprendido: i) la contextualización geológica e hidrogeológica de la cuenca, así como la investigación geofísica de la misma; ii) la toma de muestras de aguas de algunos acuíferos seleccionados con el fin de realizar su estudio hidrogeoquímico e isotópico; iii) la caracterización mineralógica, petrográfica, geoquímica e isotópica de los travertinos precipitados a partir de las aguas de algunos de los sondeos de la cuenca; y iv) la medida y caracterización química e isotópica de los gases libres y disueltos detectados en la cuenca, con especial atención al CO2 y 222Rn. Esta información, desarrollada en capítulos independientes, ha permitido realizar un modelo conceptual de funcionamiento del sistema natural que constituye la cuenca de Ganuelas-Mazarrón, así como establecer las analogías entre este y un AGP-CO2, con posibles escapes naturales y/o antropogénicos. La aplicación de toda esta información ha servido, por un lado, para predecir el comportamiento y evaluar la seguridad, a corto, medio y largo plazo, de un AGP-CO2 y, por otro, proponer una metodología general aplicable al estudio de posibles emplazamientos de AGP-CO2 desde la perspectiva de los reservorios naturales de CO2. Los resultados más importantes indican que la cuenca de Ganuelas-Mazarrón se trata de una cubeta o fosa tectónica delimitada por fallas normales, con importantes saltos verticales, que hunden al substrato rocoso (Complejo Nevado-Filabride), y rellenas, generalmente, por materiales volcánicos-subvolcánicos ácidos. Además, esta cuenca se encuentra rellena por formaciones menos resistivas que son, de muro a techo, las margas miocenas, predominantes y casi exclusivas de la cuenca, y los conglomerados y gravas pliocuaternarias. El acuífero salino profundo y enriquecido en CO2, puesto de manifiesto por la xx exploración geotérmica realizada en dicha cuenca durante la década de los 80 y objeto principal de este estudio, se encuentra a techo de los materiales del Complejo Nevado-Filabride, a una profundidad que podría superar los 800 m, según los datos de la investigación mediante sondeos y geofísica. Por ello, no se descarta la posibilidad de que el CO2 se encuentre en estado supe critico, por lo que la citada cuenca reuniría las características principales de un almacenamiento geológico natural y profundo de CO2, o análogo natural de un AGP-CO2 en un acuífero salino profundo. La sobreexplotación de los acuíferos mas someros de la cuenca, con fines agrícolas, origino, por el descenso de sus niveles piezométricos y de la presión hidrostática, el ascenso de las aguas profundas, salinas y enriquecidas en CO2, las cuales son las responsables de la contaminación de dichos acuíferos. El estudio hidrogeoquímico de las aguas de los acuíferos investigados muestra una gran variedad de hidrofacies, incluso en aquellos de litología similar. La alta salinidad de estas aguas las hace inservibles tanto para el consumo humano como para fines agrícolas. Además, el carácter ligeramente ácido de la mayoría de estas aguas determina que tengan gran capacidad para disolver y transportar, hacia la superficie, elementos pesados y/o tóxicos, entre los que destaca el U, elemento abundante en las rocas volcánicas ácidas de la cuenca, con contenidos de hasta 14 ppm, y en forma de uraninita submicroscópica. El estudio isotópico ha permitido discernir el origen, entre otros, del C del DIC de las aguas (δ13C-DIC), explicándose como una mezcla de dos componentes principales: uno, procedente de la descomposición térmica de las calizas y mármoles del substrato y, otro, de origen edáfico, sin descartar una aportación menor de C de origen mantélico. El estudio de los travertinos que se están formando a la salida de las aguas de algunos sondeos, por la desgasificación rápida de CO2 y el consiguiente aumento de pH, ha permitido destacar este fenómeno, por analogía, como alerta de escapes de CO2 desde un AGP-CO2. El análisis de los gases disueltos y libres, con especial atención al CO2 y al 222Rn asociado, indican que el C del CO2, tanto disuelto como en fase libre, tiene un origen similar al del DIC, confirmándose la menor contribución de CO2 de origen mantélico, dada la relación R/Ra del He existente en estos gases. El 222Rn sería el generado por el decaimiento radiactivo del U, particularmente abundante en las rocas volcánicas de la cuenca, y/o por el 226Ra procedente del U o del existente en los yesos mesinienses de la cuenca. Además, el CO2 actúa como carrier del 222Rn, hecho evidenciado en las anomalías positivas de ambos gases a ~ 1 m de profundidad y relacionadas principalmente con perturbaciones naturales (fallas y contactos) y antropogénicas (sondeos). La signatura isotópica del C a partir del DIC, de los carbonatos (travertinos), y del CO2 disuelto y libre, sugiere que esta señal puede usarse como un excelente trazador de los escapes de CO2 desde un AGPCO2, en el cual se inyectara un CO2 procedente, generalmente, de la combustión de combustibles fósiles, con un δ13C(V-PDB) de ~ -30 ‰. Estos resultados han permitido construir un modelo conceptual de funcionamiento del sistema natural de la cuenca de Ganuelas-Mazarrón como análogo natural de un AGP-CO2, y establecer las relaciones entre ambos. Así, las analogías mas importantes, en cuanto a los elementos del sistema, serian la existencia de: i) un acuífero salino profundo enriquecido en CO2, que seria análoga a la formación almacén de un AGPxxi CO2; ii) una formación sedimentaria margosa que, con una potencia superior a 500 m, se correspondería con la formación sello de un AGP-CO2; y iii) acuíferos mas someros con aguas dulces y aptas para el consumo humano, rocas volcánicas ricas en U y fallas que se encuentran selladas por yesos y/o margas; elementos que también podrían concurrir en un emplazamiento de un AGP-CO2. Por otro lado, los procesos análogos mas importantes identificados serian: i) la inyección ascendente del CO2, que seria análoga a la inyección de CO2 de origen antropogénico, pero este con una signatura isotópica δ13C(V-PDB) de ~ -30 ‰; ii) la disolución de CO2 y 222Rn en las aguas del acuífero profundo, lo que seria análogo a la disolución de dichos gases en la formación almacén de un AGP-CO2; iii) la contaminación de los acuíferos mas someros por el ascenso de las aguas sobresaturadas en CO2, proceso que seria análogo a la contaminación que se produciría en los acuíferos existentes por encima de un AGP-CO2, siempre que este se perturbara natural (reactivación de fallas) o artificialmente (sondeos); iv) la desgasificación (CO2 y gases asociados, entre los que destaca el 222Rn) del acuífero salino profundo a través de sondeos, proceso análogo al que pudiera ocurrir en un AGP-CO2 perturbado; y v) la formación rápida de travertinos, proceso análogo indicativo de que el AGP-CO2 ha perdido su estanqueidad. La identificación de las analogías más importantes ha permitido, además, analizar y evaluar, de manera aproximada, el comportamiento y la seguridad, a corto, medio y largo plazo, de un AGP-CO2 emplazado en un contexto geológico similar al sistema natural estudiado. Para ello se ha seguido la metodología basada en el análisis e identificación de los FEPs (Features, Events and Processes), los cuales se han combinado entre sí para generar y analizar diferentes escenarios de evolución del sistema (scenario analysis). Estos escenarios de evolución identificados en el sistema natural perturbado, relacionados con la perforación de sondeos, sobreexplotación de acuíferos, precipitación rápida de travertinos, etc., serian análogos a los que podrían ocurrir en un AGP-CO2 que también fuera perturbado antropogénicamente, por lo que resulta totalmente necesario evitar la perturbación artificial de la formación sello del AGPCO2. Por último, con toda la información obtenida se ha propuesto una metodología de estudio que pueda aplicarse al estudio de posibles emplazamientos de un AGP-CO2 desde la perspectiva de los reservorios naturales de CO2, sean estancos o no. Esta metodología comprende varias fases de estudio, que comprendería la caracterización geológico-estructural del sitio y de sus componentes (agua, roca y gases), la identificación de las analogías entre un sistema natural de almacenamiento de CO2 y un modelo conceptual de un AGP-CO2, y el establecimiento de las implicaciones para el comportamiento y la seguridad de un AGP-CO2. ABSTRACT The accumulation of the anthropogenic greenhouse gases in the atmosphere is the main responsible for: i) the increase in the average temperature of the Earth over the past century by almost 1 °C; ii) the rise in the mean sea level; iii) the drop of the ice volume and terrestrial snow; iv) the strong climate variability and extreme weather events that have been happening over the last decades; and v) the spread of epidemics and infectious diseases. All of these events are just some of the evidence of current climate change. The problems and growing concern related to these phenomena, prompted the adoption of the so-called "Kyoto Protocol" (Japan) in 1997, in which the signatory countries established different measurements to control and reduce the emissions of the greenhouse gases. These measurements include the CCS technologies, focused on the capture, transport and storage of CO2. Within this context, it was approved, in October 2008, the Strategic Singular Project "Tecnologías avanzadas de generación, captura y almacenamiento de CO2" (PSE-120000-2008-6), supported by the Ministry of Science and Innovation and the FEDER funds. This Project, by means of the Subproject "Geological Storage of CO2" (PSS- 120000-2008-31), was focused on the detailed study of the Natural Analogue of CO2 Storage and Leakage located in the Ganuelas-Mazarron Tertiary basin (Murcia), among other Spanish Natural Analogues. This research work has been performed in the framework of this Subproject, being its final objective to predict the behaviour and evaluate the safety, at short, medium and long-term, of a CO2 Deep Geological Storage (CO2-DGS) by means of a comprehensive study of the abovementioned Natural Analogue. This study comprises: i) the geological and hydrogeological context of the basin and its geophysical research; ii) the water sampling of the selected aquifers to establish their hydrogeochemical and isotopic features; iii) the mineralogical, petrographic, geochemical and isotopic characterisation of the travertines formed from upwelling groundwater of several hydrogeological and geothermal wells; and iv) the measurement of the free and dissolved gases detected in the basin, as well as their chemical and isotopic characterisation, mainly regarding CO2 and 222Rn. This information, summarised in separate chapters in the text, has enabled to build a conceptual model of the studied natural system and to establish the analogies between both the studied natural system and a CO2-DGS, with possible natural and/or anthropogenic escapes. All this information has served, firstly, to predict the behaviour and to evaluate the safety, at short, medium and long-term, of a CO2-DGS and, secondly, to propose a general methodology to study suitable sites for a CO2-DGS, taking into account the lessons learned from this CO2 natural reservoir. The main results indicate that the Ganuelas-Mazarron basin is a graben bounded by normal faults with significant vertical movements, which move down the metamorphic substrate (Nevado-Filabride Complex), and filled with acid volcanic-subvolcanic rocks. Furthermore, this basin is filled with two sedimentary formations: i) the Miocene marls, which are predominant and almost exclusive in the basin; xxiv and ii) the Plio-Quaternary conglomerates and gravels. A deep saline CO2-rich aquifer was evidenced in this basin as a result of the geothermal exploration wells performed during the 80s, located just at the top of the Nevado-Filabride Complex and at a depth that could exceed 800 m, according to the geophysical exploration performed. This saline CO2-rich aquifer is precisely the main object of this study. Therefore, it is not discarded the possibility that the CO2 in this aquifer be in supercritical state. Consequently, the aforementioned basin gathers the main characteristics of a natural and deep CO2 geological storage, or natural analogue of a CO2-DGS in a deep saline aquifer. The overexploitation of the shallow aquifers in this basin for agriculture purposes caused the drop of the groundwater levels and hydrostatic pressures, and, as a result, the ascent of the deep saline and CO2-rich groundwater, which is the responsible for the contamination of the shallow and fresh aquifers. The hydrogeochemical features of groundwater from the investigated aquifers show the presence of very different hydrofacies, even in those with similar lithology. The high salinity of this groundwater prevents the human and agricultural uses. In addition, the slightly acidic character of most of these waters determines their capacity to dissolve and transport towards the surface heavy and/or toxic elements, among which U is highlighted. This element is abundant in the acidic volcanic rocks of the basin, with concentrations up to 14 ppm, mainly as sub-microscopic uraninite crystals. The isotopic study of this groundwater, particularly the isotopic signature of C from DIC (δ13C-DIC), suggests that dissolved C can be explained considering a mixture of C from two main different sources: i) from the thermal decomposition of limestones and marbles forming the substrate; and ii) from edaphic origin. However, a minor contribution of C from mantle degassing cannot be discarded. The study of travertines being formed from upwelling groundwater of several hydrogeological and geothermal wells, as a result of the fast CO2 degassing and the pH increase, has allowed highlighting this phenomenon, by analogy, as an alert for the CO2 leakages from a CO2-DGS. The analysis of the dissolved and free gases, with special attention to CO2 and 222Rn, indicates that the C from the dissolved and free CO2 has a similar origin to that of the DIC. The R/Ra ratio of He corroborates the minor contribution of CO2 from the mantle degassing. Furthermore, 222Rn is generated by the radioactive decay of U, particularly abundant in the volcanic rocks of the basin, and/or by 226Ra from the U or from the Messinian gypsum in the basin. Moreover, CO2 acts as a carrier of the 222Rn, a fact evidenced by the positive anomalies of both gases at ~ 1 m depth and mainly related to natural (faults and contacts) and anthropogenic (wells) perturbations. The isotopic signature of C from DIC, carbonates (travertines), and dissolved and free CO2, suggests that this parameter can be used as an excellent tracer of CO2 escapes from a CO2-DGS, in which CO2 usually from the combustion of fossil fuels, with δ13C(V-PDB) of ~ -30 ‰, will be injected. All of these results have allowed to build a conceptual model of the behaviour of the natural system studied as a natural analogue of a CO2-DGS, as well as to establish the relationships between both natural xxv and artificial systems. Thus, the most important analogies, regarding the elements of the system, would be the presence of: i) a deep saline CO2-rich aquifer, which would be analogous to the storage formation of a CO2-DGS; ii) a marly sedimentary formation with a thickness greater than 500 m, which would correspond to the sealing formation of a CO2-DGS; and iii) shallow aquifers with fresh waters suitable for human consumption, U-rich volcanic rocks, and faults that are sealed by gypsums and/or marls; geological elements that could also be present in a CO2-DGS. On the other hand, the most important analogous processes identified are: i) the upward injection of CO2, which would be analogous to the downward injection of the anthropogenic CO2, this last with a δ13C(V-PDB) of ~ -30 ‰; ii) the dissolution of CO2 and 222Rn in groundwater of the deep aquifer, which would be analogous to the dissolution of these gases in the storage formation of a CO2-DGS; iii) the contamination of the shallow aquifers by the uprising of CO2-oversaturated groundwater, an analogous process to the contamination that would occur in shallow aquifers located above a CO2-DGS, whenever it was naturally (reactivation of faults) or artificially (wells) perturbed; iv) the degassing (CO2 and associated gases, among which 222Rn is remarkable) of the deep saline aquifer through wells, process which could be similar in a perturbed CO2- DGS; v) the rapid formation of travertines, indicating that the CO2-DGS has lost its seal capacity. The identification of the most important analogies has also allowed analysing and evaluating, approximately, the behaviour and safety in the short, medium and long term, of a CO2-DGS hosted in a similar geological context of the natural system studied. For that, it has been followed the methodology based on the analysis and identification of FEPs (Features, Events and Processes) that have been combined together in order to generate and analyse different scenarios of the system evolution (scenario analysis). These identified scenarios in the perturbed natural system, related to boreholes, overexploitation of aquifers, rapid precipitation of travertines, etc., would be similar to those that might occur in a CO2-DGS anthropogenically perturbed, so that it is absolutely necessary to avoid the artificial perturbation of the seal formation of a CO2-DGS. Finally, a useful methodology for the study of possible sites for a CO2-DGS is suggested based on the information obtained from this investigation, taking into account the lessons learned from this CO2 natural reservoir. This methodology comprises several phases of study, including the geological and structural characterisation of the site and its components (water, rock and gases), the identification of the analogies between a CO2 storage natural system and a conceptual model of a CO2-DGS, and the implications regarding the behaviour and safety of a CO2-DGS.

Estructuras óptimas de detección y corrección de errores dirigidas a computadores construidos con lógica de alto nivel de Integración: aplicación industrial

Este trabajo trata de la aplicación de los códigos detectores y correctores de error al diseño de los Computadores Tolerantes a Fallos, planteando varias estrategias óptimas de detección y corrección para algunos subsistemas. En primer lugar,"se justifica la necesidad de aplicar técnicas de Tolerancia a Fallos. A continuación se hacen previsiones de evolución de la tecnología de Integración, así como una tipificación de los fallos en circuitos Integrados. Partiendo de una recopilación y revisión de la teoría de códigos, se hace un desarrollo teórico cuya aplicación permite obligar a que algunos de estos códigos sean cerrados respecto de las operaciones elementales que se ejecutan en un computador. Se plantean estrategias óptimas de detección y corrección de error para sus subsistemas mas Importantes, culminando en el diseño, realización y prueba de una unidad de memoria y una unidad de proceso de datos con amplias posibilidades de detección y corrección de errores.---ABSTRACT---The present work deals with the application of error detecting and correctíng codes to the désign of Fault Tolerant Computers. Several óptimo» detection and correction strategies are presented to be applied in some subsystems. First of all, the necessity of applying Fault Tolerant techniques is explained. Later, a study on íntegration technology evolution and typification of Integrated circuit faults 1s developed. Based on a compilation and revisión of Coding Theory, a theoretical study is carried out. It allows us to force some of these codes to be closed over elementary operations. Optimum detection and correction techniques are presented for the raost important subsystems. Flnally, the design, building and testing of a memory unit and a processing unit provided with wlde error detection and correction posibilities 1s shown.

Development of Shape-Optimization Tools for the Aerodynamic Design of Turbomachinery Blades

The aim of this work is to develop an automated tool for the optimization of turbomachinery blades founded on an evolutionary strategy. This optimization scheme will serve to deal with supersonic blades cascades for application to Organic Rankine Cycle (ORC) turbines. The blade geometry is defined using parameterization techniques based on B-Splines curves, that allow to have a local control of the shape. The location in space of the control points of the B-Spline curve define the design variables of the optimization problem. In the present work, the performance of the blade shape is assessed by means of fully-turbulent flow simulations performed with a CFD package, in which a look-up table method is applied to ensure an accurate thermodynamic treatment. The solver is set along with the optimization tool to determine the optimal shape of the blade. As only blade-to-blade effects are of interest in this study, quasi-3D calculations are performed, and a single-objective evolutionary strategy is applied to the optimization. As a result, a non-intrusive tool, with no need for gradients definition, is developed. The computational cost is reduced by the use of surrogate models. A Gaussian interpolation scheme (Kriging model) is applied for the estimated n-dimensional function, and a surrogate-based local optimization strategy is proved to yield an accurate way for optimization. In particular, the present optimization scheme has been applied to the re-design of a supersonic stator cascade of an axial-flow turbine. In this design exercise very strong shock waves are generated in the rear blade suction side and shock-boundary layer interaction mechanisms occur. A significant efficiency improvement as a consequence of a more uniform flow at the blade outlet section of the stator is achieved. This is also expected to provide beneficial effects on the design of a subsequent downstream rotor. The method provides an improvement to gradient-based methods and an optimized blade geometry is easily achieved using the genetic algorithm.

Structure of Alluvial Valleys from 3-D Gravity Inversion: The Low Andarax Valley (Almería, Spain) Test Case

This paper presents a gravimetric study (based on 382 gravimetric stations in an area about 32 km2) of a nearly flat basin: the Low Andarax valley. This alluvial basin, close to its river mouth, is located in the extreme south of the province of Almería and coincides with one of the existing depressions in the Betic Cordillera. The paper presents new methodological work to adapt a published inversion approach (GROWTH method) to the case of an alluvial valley (sedimentary stratification, with density increase downward). The adjusted 3D density model reveals several features in the topography of the discontinuity layers between the calcareous basement (2,700 kg/m3) and two sedimentary layers (2,400 and 2,250 kg/m3). We interpret several low density alignments as corresponding to SE faults striking about N140?145°E. Some detected basement elevations (such as the one, previously known by boreholes, in Viator village) are apparently connected with the fault pattern. The outcomes of this work are: (1) new gravimetric data, (2) new methodological options, and (3) the resulting structural conclusions.

New On-Line Excitation-System Ground Fault Location Method Tested in a 106 MVA Synchronous Generator

In this paper, a novel excitation-system ground-fault location method is described and tested in a 106 MVA synchronous machine. In this unit, numerous rotor ground-fault trips took place always about an hour after the synchronization to the network. However, when the field winding insulation was checked after the trips, there was no failure. The data indicated that the faults in the rotor were caused by centrifugal forces and temperature. Unexpectedly, by applying this new method, the failure was located in a cable between the excitation transformer and the automatic voltage regulator. In addition, several intentional ground faults were performed along the field winding with different fault resistance values, in order to test the accuracy of this method to locate defects in rotor windings of large generators. Therefore, this new on-line rotor ground-fault detection algorithm is tested in high-power synchronous generators with satisfactory results.