1.55 µm High-Speed QDs Lasers for Optical Telecommunication Applications

In this work investigation of the QDs formation and the fabrication of QD based semiconductor lasers for telecom applications are presented. InAs QDs grown on AlGaInAs lattice matched to InP substrates are used to fabricate lasers operating at 1.55 µm, which is the central wavelength for far distance data transmission. This wavelength is used due to its minimum attenuation in standard glass fibers. The incorporation of QDs in this material system is more complicated in comparison to InAs QDs in the GaAs system. Due to smaller lattice mismatch the formation of circular QDs, elongated QDs and quantum wires is possible. The influence of the different growth conditions, such as the growth temperature, beam equivalent pressure, amount of deposited material on the formation of the QDs is investigated. It was already demonstrated that the formation process of QDs can be changed by the arsenic species. The formation of more round shaped QDs was observed during the growth of QDs with As2, while for As4 dash-like QDs. In this work only As2 was used for the QD growth. Different growth parameters were investigated to optimize the optical properties, like photoluminescence linewidth, and to implement those QD ensembles into laser structures as active medium. By the implementation of those QDs into laser structures a full width at half maximum (FWHM) of 30 meV was achieved. Another part of the research includes the investigation of the influence of the layer design of lasers on its lasing properties. QD lasers were demonstrated with a modal gain of more than 10 cm-1 per QD layer. Another achievement is the large signal modulation with a maximum data rate of 15 Gbit/s. The implementation of optimized QDs in the laser structure allows to increase the modal gain up to 12 cm-1 per QD layer. A reduction of the waveguide layer thickness leads to a shorter transport time of the carriers into the active region and as a result a data rate up to 22 Gbit/s was achieved, which is so far the highest digital modulation rate obtained with any 1.55 µm QD laser. The implementation of etch stop layers into the laser structure provide the possibility to fabricate feedback gratings with well defined geometries for the realization of DFB lasers. These DFB lasers were fabricated by using a combination of dry and wet etching. Single mode operation at 1.55 µm with a high side mode suppression ratio of 50 dB was achieved.

Reconfigurable Architectures for General-Purpose Computing

General-purpose computing devices allow us to (1) customize computation after fabrication and (2) conserve area by reusing expensive active circuitry for different functions in time. We define RP-space, a restricted domain of the general-purpose architectural space focussed on reconfigurable computing architectures. Two dominant features differentiate reconfigurable from special-purpose architectures and account for most of the area overhead associated with RP devices: (1) instructions which tell the device how to behave, and (2) flexible interconnect which supports task dependent dataflow between operations. We can characterize RP-space by the allocation and structure of these resources and compare the efficiencies of architectural points across broad application characteristics. Conventional FPGAs fall at one extreme end of this space and their efficiency ranges over two orders of magnitude across the space of application characteristics. Understanding RP-space and its consequences allows us to pick the best architecture for a task and to search for more robust design points in the space. Our DPGA, a fine- grained computing device which adds small, on-chip instruction memories to FPGAs is one such design point. For typical logic applications and finite- state machines, a DPGA can implement tasks in one-third the area of a traditional FPGA. TSFPGA, a variant of the DPGA which focuses on heavily time-switched interconnect, achieves circuit densities close to the DPGA, while reducing typical physical mapping times from hours to seconds. Rigid, fabrication-time organization of instruction resources significantly narrows the range of efficiency for conventional architectures. To avoid this performance brittleness, we developed MATRIX, the first architecture to defer the binding of instruction resources until run-time, allowing the application to organize resources according to its needs. Our focus MATRIX design point is based on an array of 8-bit ALU and register-file building blocks interconnected via a byte-wide network. With today's silicon, a single chip MATRIX array can deliver over 10 Gop/s (8-bit ops). On sample image processing tasks, we show that MATRIX yields 10-20x the computational density of conventional processors. Understanding the cost structure of RP-space helps us identify these intermediate architectural points and may provide useful insight more broadly in guiding our continual search for robust and efficient general-purpose computing structures.

Jocs de lògica per a nens i nenes de 6 a 12 anys

L’objectiu principal del present suplement és proporcionar un seguit de recursos lúdics al professorat —en aquesta ocasió jocs de lògica, ateses les limitacions d’espai— que afavoreixin l’aprenentatge de les matemàtiques als infants d’una manera divertida, motivadora i d’acord amb les seves necessitats

Atribuciones causales del fracaso escolar y teorías educativas de los alumnos, padres y profesores.

Saber que atribuciones causales hace cada uno de los agentes principales de la educación, alumnos padres y profesores, de que habla Johnson, 1970, sobre el fracaso escolar. Se intenta estudiar tambien las teorías educativas de los alumnos, padres y profesores. Se pretende así, clasificar las opiniones causales del fracaso escolar ahondando en que debe perseguir la enseñanza (educación en una institución escolar como es el instituto). 354 alumnos de primero, segundo, tercero de BUP y COU cuya media de edad fue de 16 años. 106 eran varones y 149 mujeres. Participaron además, 252 padres cuyas edades estaban entre los 42 y 43 años. En cuanto a los profesores, participaron 117, cuya media de edad era de 38 años. La estructura del estudio empírico se distribuye a través de tres estudios: a) atribuciones del fracaso escolar; b) teorías educativas; c) estudio correlacional entre los datos obtenidos en los dos análisis anteriores. En los dos primeros estudios, se realizaron cuatro subestudios: alumnos, padres, profesores y estudio comparativo de los tres anteriores. Cuestionario sobre Fracaso Escolar (FE) y cuestionario sobre los fines/objetivos de la educación (MB). A excepción de los alumnos, los padres y profesores evitan la autoatribución del fracaso escolar. Estos revelan un alto grado de atribución causal recíproca, siendo los alumnos más benignos al momento de atribuir la causalidad de otros. Alumnos, padres y profesores atribuyen causalidad alta a la desmotivación y poca aplicación del alumno en sus estudios; a las deficiencias del propio Sistema Educativo; al desconocimiento, por parte del profesor, de la psicología del joven de hoy. Los alumnos y padres coinciden en considerar que el fracaso escolar, en parte viene producido por el desinterés y dejadez del profesorado, del centro escolar y de la propia Consejería de Educación. Padres y profesores no atribuyen al fracaso escolar la falta de capacidades intelectuales a los alumnos, sino a su escasa aplicación y adiestramiento para el estudio. Las tres muestras indican que los primeros objetivos de educación son enseñar al alumno a pensar y a desarrollar el sentido crítico, así como su personalidad, relegando en último lugar los objetivos instruccionales. También se encuentran diferencias entre las muestras. La teoría educativa de los profesores se podría calificar de formativa y más progresista, y la de los padres/alumnos de más pragmática y convencional. Los padres remarcan lo convencional y el éxito personal, en cambio los alumnos se inclinan por la teoría que pretende el trabajo en equipo, el desarrollo de la personalidad, de la creatividad y de cierto sentido funcional. Se establecen correlaciones entre las atribuciones causales del fracaso escolar y la jerarquización de los objetivos educativos. Como consecuencia, los profesores asignan un tipo de causa con una secuencialidad más logica. Este tipo de estudios son escasos por lo que se necesitaria continuar en esta línea.

Tipos de lógica utilizadas en la toma de decisiones estratégicas de marketing

Para el administrador el proceso de la toma de decisiones es uno de sus mayores retos y responsabilidades, ya que en su desarrollo se debe definir el camino más acertado en un sin número de alternativas, teniendo en cuenta los obstáculos sociales, políticos y económicos del entorno empresarial. Para llegar a la decisión adecuada no hay que perder de vista los objetivos y metas propuestas, además de tener presente el proceso lógico, detectando, analizando y demostrando el porqué de esa elección. Consecuentemente el análisis que propone esta investigación aportara conocimientos sobre los tipos de lógica utilizados en la toma de decisiones estratégicas al administrador para satisfacer las demandas asociadas con el mercadeo para que de esta manera se pueda generar y ampliar eficientemente las competencia idóneas del administrador en la inserción internacional de un mercado laboral cada vez mayor (Valero, 2011). A lo largo de la investigación se pretende desarrollar un estudio teórico para explicar la relación entre la lógica y la toma de decisiones estratégicas de marketing y como estos conceptos se combinan para llegar a un resultado final. Esto se llevara a cabo por medio de un análisis de planes de marketing, iniciando por conceptos básicos como marketing, lógica, decisiones estratégicas, dirección de marketing seguido de los principios lógicos y contradicciones que se pueden llegar a generar entre la fundamentación teórica

Lógica, lenguaje y significado. Lógica intensional y gramática lógica

Este texto representa el esfuerzo combinado de dos lógicos, dos filósofos y un lingüista. Esta empresa fue inspirada por la convicción de los autores de que la lógica y el lenguaje son inseparables, en particular en lo que respecta al análisis del significado. Una región interdisciplinaria emerge entre los límites de la filosofía, la lógica y la lingüística. Lógica, lenguaje y significado: lógica intensional y gramática lógica es una introducción a este campo, el cual aplica los sistemas lógico-formales al estudio del significado del lenguaje natural. El libro comienza con una introducción de los distintos principios de la semántica intensional y luego presenta varias lógicas intensionales, tales como la lógica proposicional modal, la lógica de predicados modal y la lógica temporal. También introduce la teoría de tipos, la lambda-abstracción y la sintaxis categorial.

Manual de lógica

La primera edición del de Francisco Eustaquio Álvarez, fue publicada hacia 1890. En el texto, donde sigue a Stuart Mill, y en los campos metafísico y en de la teoría del conocimiento, donde sigue el sensualismo de Destutt De Tracy, Álvarez indica que todas las ideas aún las más abstractas, intelectuales o morales- son cualidades sentidas en muchos objetos, lo que lleva a reunirlos con una denominación genérica que forma una idea general. Para escapar al materialismo crudo, afirma que la sensibilidad no es la capacidad que tienen algunos órganos corporales de recibir impresiones del exterior y transmitirlas a los centros nerviosos, sino una capacidad del conocer. El conocimiento tiene origen en la experiencia, que es la suma de los que se siente. Las operaciones de la razón son las del raciocinio inductivo, perfectamente analizables y determinadas desde su punto de partida (la experiencia), que genera los hechos desde los cuales se asciende hasta las más altas generalizaciones y se desciende al conocimiento de nuevos hechos.Los sistemas filosóficos son concebidos por Álvarez como instrumentos de grupos socialmente dominantes.

Sistema de manteniment de l'equilibri per a un robot bípede

Dins el departament d’Electrònica, Informàtica i Automàtica de la Universitat de Girona s’han dissenyat i construït dues plataformes bípedes per a l’ús docent. La més evolucionada d’elles, finalitzada l’any 1999, està composada per dues cames d’alumini amb tres actuadors lineals cada una, simulant la funció del turmell, del genoll i del maluc. Els objectius que es pretenen aconseguir amb aquest projecte són molt concrets i tots ells estan destinats a millorar el funcionament del robot bípede. Aquests objectius són: (1) dissenyar dos graus de llibertat lineals en forma de pla XY per moure el pes que convingui per assegurar l’equilibri durant el moviment de la plataforma bípede, (2) dissenyar una placa amb una FPGA que generi senyals PWM pels vuit motors disponibles, que llegeixi els dos encoders dels motors del pla XY i que es comuniqui amb un PC equipat amb una tarja d’adquisició de dades específica, (3) dissenyar una placa de potència adequada pel control dels motors, (4) finalment realitzar un programa per comprovar el correcte funcionament de les plaques, dels actuadors i dels sensors utilitzats en la plataforma bípede

Efficient operator pipelining in a bit serial genetic algorithm engine

The authors propose a bit serial pipeline used to perform the genetic operators in a hardware genetic algorithm. The bit-serial nature of the dataflow allows the operators to be pipelined, resulting in an architecture which is area efficient, easily scaled and is independent of the lengths of the chromosomes. An FPGA implementation of the device achieves a throughput of >25 million genes per second

The systolic array genetic algorithm, an example of systolic arrays as a reconfigurable design methodology

We advocate the use of systolic design techniques to create custom hardware for Custom Computing Machines. We have developed a hardware genetic algorithm based on systolic arrays to illustrate the feasibility of the approach. The architecture is independent of the lengths of chromosomes used and can be scaled in size to accommodate different population sizes. An FPGA prototype design can process 16 million genes per second.

Implementing a generic systolic array for genetic algorithms

We have designed a highly parallel design for a simple genetic algorithm using a pipeline of systolic arrays. The systolic design provides high throughput and unidirectional pipelining by exploiting the implicit parallelism in the genetic operators. The design is significant because, unlike other hardware genetic algorithms, it is independent of both the fitness function and the particular chromosome length used in a problem. We have designed and simulated a version of the mutation array using Xilinix FPGA tools to investigate the feasibility of hardware implementation. A simple 5-chromosome mutation array occupies 195 CLBs and is capable of performing more than one million mutations per second. I. Introduction Genetic algorithms (GAs) are established search and optimization techniques which have been applied to a range of engineering and applied problems with considerable success [1]. They operate by maintaining a population of trial solutions encoded, using a suitable encoding scheme.

Investigation into low power of a 2D Inverse Discrete CosineTransform (IDCT) in FPGAs

Design for low power in FPGA is rather limited since technology factors affecting power are either fixed or limited for FPGA families. This paper investigates opportunities for power savings of a pipelined 2D IDCT design at the architecture and logic level. We report power consumption savings of over 25% achieved in FPGA circuits obtained from clock gating implementation of optimizations made at the algorithmic level(1).

Power performance with gated clocks of a pipelined Cordic Core

This paper presents the evaluation in power consumption of gated clocks pipelined circuits with different register configurations in Virtex-based FPGA devices. Power impact of a gated clock circuitry aimed at reducing flip-flops output rate at the bit level is studied. Power performance is also given for pipeline stages based on the implementation of a double edge-triggered flip-flop. Using a pipelined Cordic Core circuit as an example, this study did not find evidence in power benefits either when gated clock at the bit-level or double-edge triggered flip-flops used when synthesized with FPGA logic resources.

Fractal quantization

A Fractal Quantizer is proposed that replaces the expensive division operation for the computation of scalar quantization by more modest and available multiplication, addition and shift operations. Although the proposed method is iterative in nature, simulations prove a virtually undetectable distortion to the naked eve for JPEG compressed images using a single iteration. The method requires a change to the usual tables used in JPEG algorithins but of similar size. For practical purposes, performing quantization is reduced to a multiplication plus addition operation easily programmed in either low-end embedded processors and suitable for efficient and very high speed implementation in ASIC or FPGA hardware. FPGA hardware implementation shows up to x15 area-time savingscompared to standars solutions for devices with dedicated multipliers. The method can be also immediately extended to perform adaptive quantization(1).