Design and Validation of an Optimized MB-OFDM Ultra Wideband Transceiver System

Esta tesis está incluida dentro del campo del campo de Multiband Orthogonal Frequency Division Multiplexing Ultra Wideband (MB-OFDM UWB), el cual ha adquirido una gran importancia en las comunicaciones inalámbricas de alta tasa de datos en la última década. UWB surgió con el objetivo de satisfacer la creciente demanda de conexiones inalámbricas en interiores y de uso doméstico, con bajo coste y alta velocidad. La disponibilidad de un ancho de banda grande, el potencial para alta velocidad de transmisión, baja complejidad y bajo consumo de energía, unido al bajo coste de implementación, representa una oportunidad única para que UWB se convierta en una solución ampliamente utilizada en aplicaciones de Wireless Personal Area Network (WPAN). UWB está definido como cualquier transmisión que ocupa un ancho de banda de más de 20% de su frecuencia central, o más de 500 MHz. En 2002, la Comisión Federal de Comunicaciones (FCC) definió que el rango de frecuencias de transmisión de UWB legal es de 3.1 a 10.6 GHz, con una energía de transmisión de -41.3 dBm/Hz. Bajo las directrices de FCC, el uso de la tecnología UWB puede aportar una enorme capacidad en las comunicaciones de corto alcance. Considerando las ecuaciones de capacidad de Shannon, incrementar la capacidad del canal requiere un incremento lineal en el ancho de banda, mientras que un aumento similar de la capacidad de canal requiere un aumento exponencial en la energía de transmisión. En los últimos años, s diferentes desarrollos del UWB han sido extensamente estudiados en diferentes áreas, entre los cuales, el protocolo de comunicaciones inalámbricas MB-OFDM UWB está considerado como la mejor elección y ha sido adoptado como estándar ISO/IEC para los WPANs. Combinando la modulación OFDM y la transmisión de datos utilizando las técnicas de salto de frecuencia, el sistema MB-OFDM UWB es capaz de soportar tasas de datos con que pueden variar de los 55 a los 480 Mbps, alcanzando una distancia máxima de hasta 10 metros. Se esperara que la tecnología MB-OFDM tenga un consumo energético muy bajo copando un are muy reducida en silicio, proporcionando soluciones de bajo coste que satisfagan las demandas del mercado. Para cumplir con todas estas expectativas, el desarrollo y la investigación del MBOFDM UWB deben enfrentarse a varios retos, como son la sincronización de alta sensibilidad, las restricciones de baja complejidad, las estrictas limitaciones energéticas, la escalabilidad y la flexibilidad. Tales retos requieren un procesamiento digital de la señal de última generación, capaz de desarrollar sistemas que puedan aprovechar por completo las ventajas del espectro UWB y proporcionar futuras aplicaciones inalámbricas en interiores. Esta tesis se centra en la completa optimización de un sistema de transceptor de banda base MB-OFDM UWB digital, cuyo objetivo es investigar y diseñar un subsistema de comunicación inalámbrica para la aplicación de las Redes de Sensores Inalámbricas Visuales. La complejidad inherente de los procesadores FFT/IFFT y el sistema de sincronización así como la alta frecuencia de operación para todos los elementos de procesamiento, se convierten en el cuello de la botella para el diseño y la implementación del sistema de UWB digital en base de banda basado en MB-OFDM de baja energía. El objetivo del transceptor propuesto es conseguir baja energía y baja complejidad bajo la premisa de un alto rendimiento. Las optimizaciones están realizadas tanto a nivel algorítmico como a nivel arquitectural para todos los elementos del sistema. Una arquitectura hardware eficiente en consumo se propone en primer lugar para aquellos módulos correspondientes a núcleos de computación. Para el procesado de la Transformada Rápida de Fourier (FFT/IFFT), se propone un algoritmo mixed-radix, basado en una arquitectura con pipeline y se ha desarrollado un módulo de Decodificador de Viterbi (VD) equilibrado en coste-velocidad con el objetivo de reducir el consumo energético e incrementar la velocidad de procesamiento. También se ha implementado un correlador signo-bit simple basado en la sincronización del tiempo de símbolo es presentado. Este correlador es usado para detectar y sincronizar los paquetes de OFDM de forma robusta y precisa. Para el desarrollo de los subsitemas de procesamiento y realizar la integración del sistema completo se han empleado tecnologías de última generación. El dispositivo utilizado para el sistema propuesto es una FPGA Virtex 5 XC5VLX110T del fabricante Xilinx. La validación el propuesta para el sistema transceptor se ha implementado en dicha placa de FPGA. En este trabajo se presenta un algoritmo, y una arquitectura, diseñado con filosofía de co-diseño hardware/software para el desarrollo de sistemas de FPGA complejos. El objetivo principal de la estrategia propuesta es de encontrar una metodología eficiente para el diseño de un sistema de FPGA configurable optimizado con el empleo del mínimo esfuerzo posible en el sistema de procedimiento de verificación, por tanto acelerar el periodo de desarrollo del sistema. La metodología de co-diseño presentada tiene la ventaja de ser fácil de usar, contiene todos los pasos desde la propuesta del algoritmo hasta la verificación del hardware, y puede ser ampliamente extendida para casi todos los tipos de desarrollos de FPGAs. En este trabajo se ha desarrollado sólo el sistema de transceptor digital de banda base por lo que la comprobación de señales transmitidas a través del canal inalámbrico en los entornos reales de comunicación sigue requiriendo componentes RF y un front-end analógico. No obstante, utilizando la metodología de co-simulación hardware/software citada anteriormente, es posible comunicar el sistema de transmisor y el receptor digital utilizando los modelos de canales propuestos por IEEE 802.15.3a, implementados en MATLAB. Por tanto, simplemente ajustando las características de cada modelo de canal, por ejemplo, un incremento del retraso y de la frecuencia central, podemos estimar el comportamiento del sistema propuesto en diferentes escenarios y entornos. Las mayores contribuciones de esta tesis son: • Se ha propuesto un nuevo algoritmo 128-puntos base mixto FFT usando la arquitectura pipeline multi-ruta. Los complejos multiplicadores para cada etapa de procesamiento son diseñados usando la arquitectura modificada shiftadd. Los sistemas word length y twiddle word length son comparados y seleccionados basándose en la señal para cuantización del SQNR y el análisis de energías. • El desempeño del procesador IFFT es analizado bajo diferentes situaciones aritméticas de bloques de punto flotante (BFP) para el control de desbordamiento, por tanto, para encontrar la arquitectura perfecta del algoritmo IFFT basado en el procesador FFT propuesto. • Para el sistema de receptor MB-OFDM UWB se ha empleado una sincronización del tiempo innovadora, de baja complejidad y esquema de compensación, que consiste en funciones de Detector de Paquetes (PD) y Estimación del Offset del tiempo. Simplificando el cross-correlation y maximizar las funciones probables solo a sign-bit, la complejidad computacional se ve reducida significativamente. • Se ha propuesto un sistema de decodificadores Viterbi de 64 estados de decisión-débil usando velocidad base-4 de arquitectura suma-comparaselecciona. El algoritmo Two-pointer Even también es introducido en la unidad de rastreador de origen con el objetivo de conseguir la eficiencia en el hardware. • Se han integrado varias tecnologías de última generación en el completo sistema transceptor basebanda , con el objetivo de implementar un sistema de comunicación UWB altamente optimizado. • Un diseño de flujo mejorado es propuesto para el complejo sistema de implementación, el cual puede ser usado para diseños de Cadena de puertas de campo programable general (FPGA). El diseño mencionado no sólo reduce dramáticamente el tiempo para la verificación funcional, sino también provee un análisis automático como los errores del retraso del output para el sistema de hardware implementado. • Un ambiente de comunicación virtual es establecido para la validación del propuesto sistema de transceptores MB-OFDM. Este método es provisto para facilitar el uso y la conveniencia de analizar el sistema digital de basebanda sin parte frontera analógica bajo diferentes ambientes de comunicación. Esta tesis doctoral está organizada en seis capítulos. En el primer capítulo se encuentra una breve introducción al campo del UWB, tanto relacionado con el proyecto como la motivación del desarrollo del sistema de MB-OFDM. En el capítulo 2, se presenta la información general y los requisitos del protocolo de comunicación inalámbrica MBOFDM UWB. En el capítulo 3 se habla de la arquitectura del sistema de transceptor digital MB-OFDM de banda base . El diseño del algoritmo propuesto y la arquitectura para cada elemento del procesamiento está detallado en este capítulo. Los retos de diseño del sistema que involucra un compromiso de discusión entre la complejidad de diseño, el consumo de energía, el coste de hardware, el desempeño del sistema, y otros aspectos. En el capítulo 4, se ha descrito la co-diseñada metodología de hardware/software. Cada parte del flujo del diseño será detallado con algunos ejemplos que se ha hecho durante el desarrollo del sistema. Aprovechando esta estrategia de diseño, el procedimiento de comunicación virtual es llevado a cabo para probar y analizar la arquitectura del transceptor propuesto. Los resultados experimentales de la co-simulación y el informe sintético de la implementación del sistema FPGA son reflejados en el capítulo 5. Finalmente, en el capítulo 6 se incluye las conclusiones y los futuros proyectos, y también los resultados derivados de este proyecto de doctorado. ABSTRACT In recent years, the Wireless Visual Sensor Network (WVSN) has drawn great interest in wireless communication research area. They enable a wealth of new applications such as building security control, image sensing, and target localization. However, nowadays wireless communication protocols (ZigBee, Wi-Fi, and Bluetooth for example) cannot fully satisfy the demands of high data rate, low power consumption, short range, and high robustness requirements. New communication protocol is highly desired for such kind of applications. The Ultra Wideband (UWB) wireless communication protocol, which has increased in importance for high data rate wireless communication field, are emerging as an important topic for WVSN research. UWB has emerged as a technology that offers great promise to satisfy the growing demand for low-cost, high-speed digital wireless indoor and home networks. The large bandwidth available, the potential for high data rate transmission, and the potential for low complexity and low power consumption, along with low implementation cost, all present a unique opportunity for UWB to become a widely adopted radio solution for future Wireless Personal Area Network (WPAN) applications. UWB is defined as any transmission that occupies a bandwidth of more than 20% of its center frequency, or more than 500 MHz. In 2002, the Federal Communications Commission (FCC) has mandated that UWB radio transmission can legally operate in the range from 3.1 to 10.6 GHz at a transmitter power of －41.3 dBm/Hz. Under the FCC guidelines, the use of UWB technology can provide enormous capacity over short communication ranges. Considering Shannon’s capacity equations, increasing the channel capacity requires linear increasing in bandwidth, whereas similar channel capacity increases would require exponential increases in transmission power. In recent years, several different UWB developments has been widely studied in different area, among which, the MB-OFDM UWB wireless communication protocol is considered to be the leading choice and has recently been adopted in the ISO/IEC standard for WPANs. By combing the OFDM modulation and data transmission using frequency hopping techniques, the MB-OFDM UWB system is able to support various data rates, ranging from 55 to 480 Mbps, over distances up to 10 meters. The MB-OFDM technology is expected to consume very little power and silicon area, as well as provide low-cost solutions that can satisfy consumer market demands. To fulfill these expectations, MB-OFDM UWB research and development have to cope with several challenges, which consist of high-sensitivity synchronization, low- complexity constraints, strict power limitations, scalability, and flexibility. Such challenges require state-of-the-art digital signal processing expertise to develop systems that could fully take advantages of the UWB spectrum and support future indoor wireless applications. This thesis focuses on fully optimization for the MB-OFDM UWB digital baseband transceiver system, aiming at researching and designing a wireless communication subsystem for the Wireless Visual Sensor Networks (WVSNs) application. The inherent high complexity of the FFT/IFFT processor and synchronization system, and high operation frequency for all processing elements, becomes the bottleneck for low power MB-OFDM based UWB digital baseband system hardware design and implementation. The proposed transceiver system targets low power and low complexity under the premise of high performance. Optimizations are made at both algorithm and architecture level for each element of the transceiver system. The low-power hardwareefficient structures are firstly proposed for those core computation modules, i.e., the mixed-radix algorithm based pipelined architecture is proposed for the Fast Fourier Transform (FFT/IFFT) processor, and the cost-speed balanced Viterbi Decoder (VD) module is developed, in the aim of lowering the power consumption and increasing the processing speed. In addition, a low complexity sign-bit correlation based symbol timing synchronization scheme is presented so as to detect and synchronize the OFDM packets robustly and accurately. Moreover, several state-of-the-art technologies are used for developing other processing subsystems and an entire MB-OFDM digital baseband transceiver system is integrated. The target device for the proposed transceiver system is Xilinx Virtex 5 XC5VLX110T FPGA board. In order to validate the proposed transceiver system in the FPGA board, a unified algorithm-architecture-circuit hardware/software co-design environment for complex FPGA system development is presented in this work. The main objective of the proposed strategy is to find an efficient methodology for designing a configurable optimized FPGA system by using as few efforts as possible in system verification procedure, so as to speed up the system development period. The presented co-design methodology has the advantages of easy to use, covering all steps from algorithm proposal to hardware verification, and widely spread for almost all kinds of FPGA developments. Because only the digital baseband transceiver system is developed in this thesis, the validation of transmitting signals through wireless channel in real communication environments still requires the analog front-end and RF components. However, by using the aforementioned hardware/software co-simulation methodology, the transmitter and receiver digital baseband systems get the opportunity to communicate with each other through the channel models, which are proposed from the IEEE 802.15.3a research group, established in MATLAB. Thus, by simply adjust the characteristics of each channel model, e.g. mean excess delay and center frequency, we can estimate the transmission performance of the proposed transceiver system through different communication situations. The main contributions of this thesis are: • A novel mixed radix 128-point FFT algorithm by using multipath pipelined architecture is proposed. The complex multipliers for each processing stage are designed by using modified shift-add architectures. The system wordlength and twiddle word-length are compared and selected based on Signal to Quantization Noise Ratio (SQNR) and power analysis. • IFFT processor performance is analyzed under different Block Floating Point (BFP) arithmetic situations for overflow control, so as to find out the perfect architecture of IFFT algorithm based on the proposed FFT processor. • An innovative low complex timing synchronization and compensation scheme, which consists of Packet Detector (PD) and Timing Offset Estimation (TOE) functions, for MB-OFDM UWB receiver system is employed. By simplifying the cross-correlation and maximum likelihood functions to signbit only, the computational complexity is significantly reduced. • A 64 state soft-decision Viterbi Decoder system by using high speed radix-4 Add-Compare-Select architecture is proposed. Two-pointer Even algorithm is also introduced into the Trace Back unit in the aim of hardware-efficiency. • Several state-of-the-art technologies are integrated into the complete baseband transceiver system, in the aim of implementing a highly-optimized UWB communication system. • An improved design flow is proposed for complex system implementation which can be used for general Field-Programmable Gate Array (FPGA) designs. The design method not only dramatically reduces the time for functional verification, but also provides automatic analysis such as errors and output delays for the implemented hardware systems. • A virtual communication environment is established for validating the proposed MB-OFDM transceiver system. This methodology is proved to be easy for usage and convenient for analyzing the digital baseband system without analog frontend under different communication environments. This PhD thesis is organized in six chapters. In the chapter 1 a brief introduction to the UWB field, as well as the related work, is done, along with the motivation of MBOFDM system development. In the chapter 2, the general information and requirement of MB-OFDM UWB wireless communication protocol is presented. In the chapter 3, the architecture of the MB-OFDM digital baseband transceiver system is presented. The design of the proposed algorithm and architecture for each processing element is detailed in this chapter. Design challenges of such system involve trade-off discussions among design complexity, power consumption, hardware cost, system performance, and some other aspects. All these factors are analyzed and discussed. In the chapter 4, the hardware/software co-design methodology is proposed. Each step of this design flow will be detailed by taking some examples that we met during system development. Then, taking advantages of this design strategy, the Virtual Communication procedure is carried out so as to test and analyze the proposed transceiver architecture. Experimental results from the co-simulation and synthesis report of the implemented FPGA system are given in the chapter 5. The chapter 6 includes conclusions and future work, as well as the results derived from this PhD work.

Potencial de la producción de bioelectricidad de las Comarcas Agrarias de la Comunidad de Madrid en base a centeno y triticale

En el presente trabajo se estudia la producción potencial de biomasa procedente de los cultivos de centeno y triticale en las seis comarcas agrarias de la Comunidad de Madrid (CM) y la posibilidad de su aplicación a la producción de bioelectricidad en cada una de ellas. En primer lugar se realiza un estudio bibliográfico de la situación actual de la bioelectricidad. Uno de los principales datos a tener en cuenta es que en el PER 2011- 2020 se estima que el total de potencia eléctrica instalada a partir de biomasa en España en el año 2020 sea de 1.350 MW, unas dos veces y media la existente a finales de 2010. Además, se comenta el estado de la incentivación del uso de biomasa de cultivos energéticos para producción de electricidad, la cual se regula actualmente según el Real Decreto-ley 9/2013, de 12 de Julio, por el que se adoptaron medidas urgentes para garantizar la estabilidad financiera del sistema eléctrico, y se consideran los criterios de sostenibilidad en el uso de biocombustibles sólidos. Se realiza una caracterización de las seis comarcas agrarias que forman la Comunidad Autónoma de Madrid: Área Metropolitana, Campiña, Guadarrama, Lozoya- Somosierra, Sur-Occidental y Vegas, la cual consta de dos partes: una descripción de la climatología y otra de la distribución de la superficie dedicada a barbecho y cultivos herbáceos. Se hace una recopilación bibliográfica de los modelos de simulación más representativos de crecimiento de los cultivos (CERES y Cereal YES), así como de ensayos realizados con los cultivos de centeno y triticale para la producción de biomasa y de estudios efectuados mediante herramientas GIS y técnicas de análisis multicriterio para la ubicación de centrales de bioelectricidad y el estudio de la logística de la biomasa. Se propone un modelo de simulación de la productividad de biomasa de centeno y de triticale para la CM, que resulta de la combinación de un modelo de producción de grano en base a datos climatológicos y a la relación biomasa/grano media de ambos cultivos obtenida en una experiencia previa. Los modelos obtenidos responden a las siguientes ecuaciones (siendo TN = temperatura media normalizada a 9,9 ºC y PN = precipitación acumulada normalizada a 496,7 mm): - Producción biomasa centeno (t m.s./ha) = 2,785 * [1,078 * ln(TN + 2*PN) + 2,3256] - Producción biomasa triticale (t m.s./ha) = 2,595 * [2,4495 * ln(TN + 2*PN) + 2,6103] Posteriormente, aplicando los modelos desarrollados, se cuantifica el potencial de producción de biomasa de centeno y triticale en las distintas comarcas agrarias de la CM en cada uno de los escenarios establecidos, que se consideran según el uso de la superficie de barbecho de secano disponible (25%, 50%, 75% y 100%). Las producciones potenciales de biomasa, que se podrían alcanzar en la CM utilizando el 100% de la superficie de barbecho de secano, en base a los cultivos de centeno y triticale, se estimaron en 169.710,72 - 149.811,59 - 140.217,54 - 101.583,01 - 26.961,88 y 1.886,40 t anuales para las comarcas de Campiña - Vegas, Sur - Occidental - Área Metropolitana - Lozoya-Somosierra y Guadarrama, respectivamente. Se realiza un análisis multicriterio basado en la programación de compromiso para definir las comarcas agrarias con mejores características para la ubicación de centrales de bioelectricidad en base a los criterios de potencial de biomasa, infraestructura eléctrica, red de carreteras, espacios protegidos y superficie de núcleos urbanos. Al efectuar el análisis multicriterio, se obtiene la siguiente ordenación jerárquica en base a los criterios establecidos: Campiña, Sur Occidental, Vegas, Área Metropolitana, Lozoya-Somosierra y Guadarrama. Mediante la utilización de técnicas GIS se estudia la localización más conveniente de una central de bioelectricidad de 2,2 MW en cada una de las comarcas agrarias y según el uso de la superficie de barbecho de secano disponible (25%, 50%, 75% y 100%), siempre que exista potencial suficiente. Para el caso de la biomasa de centeno y de triticale en base seca se considera un PCI de 3500 kcal/kg, por lo que se necesitarán como mínimo 17.298,28 toneladas para satisfacer las necesidades de cada una de las centrales de 2,2 MW. Se analiza el potencial máximo de bioelectricidad en cada una de las comarcas agrarias en base a los cultivos de centeno y triticale como productores de biomasa. Según se considere el 25% o el 100% del barbecho de secano para producción de biomasa, la potencia máxima de bioelectricidad que se podría instalar en cada una de las comarcas agrarias variaría entre 5,4 y 21,58 MW en la comarca Campiña, entre 4,76 y 19,05 MW en la comarca Vegas, entre 4,46 y 17,83 MW en la comarca Sur Occidental, entre 3,23 y 12,92 MW en la comarca Área Metropolitana, entre 0,86 y 3,43 MW en la comarca Lozoya Somosierra y entre 0,06 y 0,24 MW en la comarca Guadarrama. La potencia total que se podría instalar en la CM a partir de la biomasa de centeno y triticale podría variar entre 18,76 y 75,06 MW según que se utilice el 25% o el 100% de las tierras de barbecho de secano para su cultivo. ABSTRACT In this work is studied the potential biomass production from rye and triticale crops in the six Madrid Community (MC) agricultural regions and the possibility of its application to the bioelectricity production in each of them. First is performed a bibliographical study of the current situation of bioelectricity. One of the main elements to be considered is that in the PER 2011-2020 is estimated that the total installed electric power from biomass in Spain in 2020 was 1.350 MW, about two and a half times as at end 2010. Also is discussed the status of enhancing the use of biomass energy crops for electricity production, which is currently regulated according to the Real Decreto-ley 9/2013, of July 12, by which urgent measures were adopted to ensure financial stability of the electrical system, and there are considered the sustainability criteria in the use of solid biofuels. A characterization of the six Madrid Community agricultural regions is carried out: Area Metropolitana, Campiña, Guadarrama, Lozoya-Somosierra, Sur-Occidental and Vegas, which consists of two parts: a description of the climatology and another about the distribution of the area under fallow and arable crops. It makes a bibliographic compilation of the most representative crop growth simulation models (CERES and Cereal YES), as well as trials carried out with rye and triticale crops for biomass production and studies conducted by GIS tools and techniques multicriteria analysis for the location of bioelectricity centrals and the study of the logistics of biomass. Is proposed a biomass productivity simulation model for rye and triticale for MC that results from the combination of grain production model based on climatological data and the average relative biomass/grain of both crops obtained in a prior experience. The models obtained correspond to the following equations (where TN = normalized average temperature and PN = normalized accumulated precipitation): - Production rye biomass (t d.m./ha) = 2.785 * [1.078 * ln (TN + 2*PN) + 2.3256] - Production triticale biomass (t d.m./ha) = 2,595 * [2.4495 * ln (TN + 2*PN) + 2.6103] Subsequently, applying the developed models, the biomass potential of the MC agricultural regions is quantified in each of the scenarios established, which are considered as the use of dry fallow area available (25%, 50%, 75 % and 100%). The potential biomass production that can be achieved within the MC using 100% of the rainfed fallow area based on rye and triticale crops, were estimated at 169.710,72 - 149.811,59 - 140.217,54 - 101.583,01 - 26.961,88 and 1.886,40 t annual for the regions of Campiña, Vegas, Sur Occidental, Area Metropolitana, Lozoya- Somosierra and Guadarrama, respectively. A multicriteria analysis is performed, based on compromise programming to define the agricultural regions with better features for the location of bioelectricity centrals, on the basis of biomass potential, electrical infrastructure, road network, protected areas and urban area criteria. Upon multicriteria analysis, is obtained the following hierarchical order based on criteria: Campiña, Sur Occidental, Vegas, Area Metropolitana, Lozoya-Somosierra and Guadarrama. Likewise, through the use of GIS techniques, the most suitable location for a 2,2 MW bioelectricity plant is studied in each of the agricultural regions and according to the use of dry fallow area available (25%, 50% , 75% and 100%), if there is sufficient potential. In the case of biomass rye and triticale dry basis is considered a PCI of 3500 kcal/kg, so it will take at least 17,298.28 t to satisfy the needs of each plant. Is analyzed the maximum bioelectricity potential on each of the agricultural regions on the basis of the rye and triticale crops as biomass producers. As deemed 25% or 100% dry fallow for biomass, the maximum bioelectricity potential varies between 5,4 and 21,58 MW in the Campiña region, between 4,76 and 19,05 MW in the Vegas region, between 4,46 and 17,83 MW in the Sur Occidental region, between 3,23 and 12,92 MW in the Area Metropolitana region, between 0,86 and 3,43 MW in the Lozoya-Somosierra region and between 0,06 and 0,24 MW in the Guadarrama region. The total power that could be installed in the CM from rye and triticale biomass could vary between 18.76 and 75.06 MW if is used the 25% or 100% of fallow land for rainfed crop.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Localización óptima de una planta de bioetanol a partir de tubérculos de pataca (Helianthus tuberosus l.) en la Cuenca del Duero

El objetivo del presente trabajo es determinar la localización óptima de una planta de producción de 30.000 m3/año de bioetanol a partir de tubérculos de pataca (Helianthus tuberosus L.) cultivada en regadío, en tierras de barbecho de la Cuenca Hidrográfica del Duero (CH Duero). Inicialmente se elaboró, a partir de datos bibliográficos, un modelo de producción de pataca en base a una ecuación de regresión que relaciona datos experimentales de rendimientos de variedades tardías con variables agroclimáticas. Así se obtuvo una función de producción basada en la cantidad de agua disponible (precipitación efectiva + dosis de riego) y en la radiación global acumulada en el periodo brotación‐senescencia del cultivo. A continuación se estima la superficie potencial de cultivo de pataca en la CH Duero a partir de la superficie arable en regadío cartografiada por el Sistema de Ocupación del Suelo (SIOSE), a la cual se le aplican, en base a los requerimientos del cultivo, unas restricciones climáticas, edafológicas, topográficas y logísticas mediante el uso de Sistemas de Información Geográfica (SIG). La proporción de superficie de regadío restringida se cuantifica a escala municipal con el fin de calcular la superficie de barbecho en regadío apta para el cultivo de pataca. A partir de las bases de datos georreferenciadas de precipitación, radiación global, y la dotación de agua para el riego de cultivos no específicos establecida en el Plan Hidrológico de la Cuenca del Duero a escala comarcal, se estimó la producción potencial de tubérculos de pataca sobre la superficie de barbecho de regadío según el modelo de producción elaborado. Así, en las 53.360 ha de barbecho en regadío aptas para el cultivo de pataca se podrían producir 3,8 Mt de tubérculos al año (80 % de humedad) (761.156 t ms/año) de los que se podría obtener 304.462 m3/año de bioetanol, considerando un rendimiento en la transformación de 12,5 kg mf/l de etanol. Se estiman los costes de las labores de cultivo de pataca así como los costes de la logística de suministro a una planta de transformación considerando una distancia media de transporte de 25 km, en base a las hojas de cálculo de utilización de aperos y maquinaria agrícola oficiales del Ministerio de Agricultura, Alimentación y Medio Ambiente (MAGRAMA). Considerando el balance de costes asociados a la producción de bioetanol (costes de transformación, distribución y transporte del producto, costes estructurales de la planta, ahorro de costes por la utilización de las vinazas generadas en el proceso como fertilizante y un beneficio industrial), se ha estimado que el coste de producción de bioetanol a partir de tubérculos de pataca asciende a 61,03 c€/l. Se calculan los beneficios fiscales para el Estado por el cultivo de 5.522 ha de pataca que suministren la materia prima necesaria para una planta de bioetanol de 30.000 m3/año, en concepto de cotizaciones a la Seguridad Social de los trabajadores, impuestos sobre el valor añadido de los productos consumidos, impuesto sobre sociedades y ahorro de las prestaciones por desempleo. Se obtuvieron unos beneficios fiscales de 10,25 c€ por litro de bioetanol producido. El coste de producción de bioetanol depende del rendimiento de tubérculos por hectárea y de la distancia de transporte desde las zonas de producción de la materia prima hasta la planta. Se calculó la distancia máxima de transporte para que el precio de coste del bioetanol producido sea competitivo con el precio de mercado del bioetanol. Como resultado se determinó que el precio del bioetanol (incluido un beneficio industrial del 15%) de la planta sería igual o inferior al precio de venta en el mercado (66,35 c€/l) con una distancia máxima de transporte de 25 km y un rendimiento mínimo del cultivo de 60,1 t mf/ha. Una vez conocido el área de influencia de la planta según la distancia de transporte máxima, se determinó la localización óptima de la planta de producción de bioetanol mediante un proceso de ubicación‐asignación realizado con SIG. Para ello se analizan los puntos candidatos a la ubicación de la planta según el cumplimiento de unos requerimientos técnicos establecidos (distancia a fuentes de suministro eléctrico y de recursos hídricos, distancia a estaciones de ferrocarril, distancia a núcleos urbanos y existencia de Espacios Naturales Protegidos) que minimizan la distancia de transporte maximizando la cantidad de biomasa disponible según la producción potencial estimada anteriormente. Por último, la superficie destinada al cultivo de pataca en el área de influencia de la planta se determina en base a un patrón de distribución del cultivo alrededor de una agroindustria. Dicho patrón se ha obtenido a partir del análisis del grado de ocupación del cultivo de la remolacha en función de la distancia de transporte a la planta azucarera de Miranda de Ebro (Burgos). El patrón resultante muestra que la relación entre el grado de ocupación del suelo por el cultivo y la distancia de transporte a la planta siguen una ecuación logística. La localización óptima que se ha obtenido mediante la metodología descrita se ubica en el municipio leonés de El Burgo Ranero, donde la producción potencial de tubérculos de pataca en la superficie de barbecho situada en un radio de acción de 25 km es de 375.665 t mf/año, superando las 375.000 t mf requeridas anualmente por la planta de bioetanol. ABSTRACT Jerusalem artichoke (Helianthus tuberosus L.) is a harsh crop with a high potential for biomass production. Its main use is related to bioethanol production from the carbohydrates, inulin mainly, accumulated in its tubers at the end of the crop cycle. The aerial biomass could be used as solid biofuel to provide energy to the bioethanol production process. Therefore, Jerusalem artichoke is a promising crop as feedstock for biofuel production in order to achieve the biofuels consumption objectives established by the Government of Spain (PER 2011‐2020 and RDL 4/2013) and the European Union (Directive 2009/28/EC). This work aims at the determination of the optimal location for a 30,000 m3/year bioethanol production plant from Jerusalem artichoke tubers in the Duero river basin. With this purpose, a crop production model was developed by means of a regression equation that relates experimental yield data of late Jerusalem artichoke varieties with pedo‐climatic parameters from a bibliographic data matrix. The resulting crop production model was based on the crop water availability (including effective rainfall and irrigation water supplied) and on global radiation accumulated in the crop emergence‐senescence period. The crop potential cultivation area for Jerusalem artichoke in the Duero basin was estimated using the georeferenced irrigated arable land from the “Sistema de Ocupación del Suelo” (SIOSE) of Spain. Climatic, soil, slope and logistic restrictions were considered by means of Geographic Information Systems (GIS). The limited potential growing area was then applied to a municipality scale in order to calculate the amount of fallow land suitable for Jerusalem artichoke production. Rainfall and global radiation georeferenced layers as well as data of irrigation water supply for crop production (established within the Duero Hydrologic Plan) were use to estimate the potential production of Jerusalem artichoke tubers in the suitable fallow land according to the crop production model. As a result of this estimation, there are 53,360 ha of fallow land suitable for Jerusalem artichoke production in the Duero basin, where 3.8 M t fm/year could be produced. Considering a bioethanol processing yield of 12.5 kg mf per liter of bioethanol, the above mentioned tuber potential production could be processed in 304,462 m3/year of bioethanol. The Jerusalem crop production costs and the logistic supply costs (considering an average transport distance of 25 km) were estimated according to official agricultural machinery cost calculation sheets of the Minister of Agriculture of Spain (MAGRAMA). The bioethanol production cost from Jerusalem artichoke tubers was calculated considering bioethanol processing, transport and structural costs, industrial profits as well as plant cost savings from the use of vinasses as fertilizer. The resulting bioetanol production cost from Jerusalem artichoke tubers was 61.03 c€/l. Additionally, revenues for the state coffers regarding Social Security contributions, added value taxes of consumed raw materials, corporation tax and unemployment benefit savings due to the cultivation of 5,522 ha of Jerusalem artichoke for the 30.000 m3/year bioethanol plant supply were calculated. The calculated revenues amounted to 10.25 c€/l. Bioethanol production cost and consequently the bioethanol plant economic viability are strongly related to the crop yield as well as to road transport distance from feedstock production areas to the processing plant. The previously estimated bioethanol production cost was compared to the bioethanol market price in order to determine the maximum supply transport distance and the minimum crop yield to reach the bioethanol plant economic viability. The results showed that the proposed plant would be economically viable at a maximum transport distance of 25 km and at a crop yield not less than 60.1 t fm/ha. By means of a GIS location‐allocation analysis, the optimal bioethanol plant location was determined. Suitable candidates were detected according to several plant technical requirements (distance to power and water supply sources, distance to freight station, and distance to urban areas and to Natural Protected Areas). The optimal bioethanol plant location must minimize the supply transport distance whereas it maximizes the amount of available biomass according to the previously estimated biomass potential production. Lastly, the agricultural area around the bioethanol plant finally dedicated to Jerusalem artichoke cultivation was planned according to a crop distribution model. The crop distribution model was established from the analysis of the relation between the sugar beet (Beta vulgaris L.) cropping area and the road transport distance from the sugar processing plant of Miranda de Ebro (Burgos, North of Spain). The optimal location was situated in the municipality of ‘El Burgo Ranero’ in the province of León. The potential production of Jerusalem artichoke tubers in the fallow land within 25 km distance from the plant location was 375,665 t fm/year, which exceeds the amount of biomass yearly required by the bioethanol plant.

Power density of a bare electrodynamic tether generator

The maximum performance of bare electrodynamic tethers as power generating systems under OML-theory is analyzed. Results show that best performance in terms of power density is achieved by designing the tether in such a way to increase ohmic impedance with respect to plasma contact impedance, hence favoring longer and thinner tethers. In such condition the corresponding optimal value of the load impedance is seen to approach the ohmic impedance of the conducting tether. At the other extreme, when plasma contact impedance dominates (which is not optimal but can be relevant for some applications) optimum power generation is found by matching the load impedance with an effective tether-plasma contact impedance whose expression is derived.

Impact of N2 plasma power discharge on AlGaN/GaN HEMT performance

The effects of power and time conditions of in situ N2 plasma treatment, prior to silicon nitride (SiN) passivation, were investigated on an AlGaN/GaN high-electron mobility transistor (HEMT). These studies reveal that N2 plasma power is a critical parameter to control the SiN/AlGaN interface quality, which directly affects the 2-D electron gas density. Significant enhancement in the HEMT characteristics was observed by using a low power N2 plasma pretreatment. In contrast, a marked gradual reduction in the maximum drain-source current density (IDS max) and maximum transconductance (gm max), as well as in fT and fmax, was observed as the N2 plasma power increases (up to 40% decrease for 210 W). Different mechanisms were proposed to be dominant as a function of the discharge power range. A good correlation was observed between the device electrical characteristics and the surface assessment by atomic force microscopy and Kelvin force microscopy techniques.

Photoacoustic effect measurement in aqueous suspensions of gold nanorods caused by low-frequency and low-power near-infrared pulsing laser irradiation

When aqueous suspensions of gold nanorods are irradiated with a pulsing laser (808 nm), pressure waves appear even at low frequencies (pulse repetition rate of 25 kHz). We found that the pressure wave amplitude depends on the dynamics of the phenomenon. For fixed concentration and average laser current intensity, the amplitude of the pressure waves shows a trend of increasing with the pulse slope and the pulse maximum amplitude.We postulate that the detected ultrasonic pressure waves are a sort of shock waves that would be generated at the beginning of each pulse, because the pressure wave amplitude would be the result of the positive interference of all the individual shock waves.

Jupiter power generation with electrodynamic tethers at constant orbital energy

An electrodynamic tether system for power generation at Jupiter is presented that allows extracting energy from Jupiter's corotating plasmasphere while leaving the system orbital energy unaltered to first order. The spacecraft is placed in a polar orbit with the tether spinning in the orbital plane so that the resulting Lorentz force, neglecting Jupiter's magnetic dipole tilt, is orthogonal to the instantaneous velocity vector and orbital radius, hence affecting orbital inclination rather than orbital energy. In addition, the electrodynamic tether subsystem, which consists of two radial tether arms deployed from the main central spacecraft, is designed in such a way as to extract maximum power while keeping the resulting Lorentz torque constantly null. The power-generation performance of the system and the effect on the orbit inclination is evaluated analytically for different orbital conditions and verified numerically. Finally, a thruster-based inclination-compensation maneuver at apoapsis is added, resulting in an efficient scheme to extract energy from the plasmasphere of the planet with minimum propellant consumption and no inclination change. A tradeoff analysis is conducted showing that, depending on tether size and orbit characteristics, the system performance can be considerably higher than conventional power-generation methods.

Gasification technology assessment of sterile coal to clean electrical power generation.

Sterile coal is a low-value residue associated to the coal extraction and mining activity. According to the type and origin of the coal bed configuration, sterile coal production can mainly vary on quantity, calorific value and presence of sulphur compounds. In addition, the potential availability of sterile coal within Spain is apparently high and its contribution to the local power generation would be of interest playing a significant role. The proposed study evaluates the availability and deployment of gasification technologies to drive clean electricity generation from waste coal and sterile rock coal, incorporating greenhouse gas emission mitigation systems, like CO2, H2S and NOx removal systems. It establishes the target facility and its conceptual basic design proposal. The syngas obtained after the gasification of sterile coal is processed through specific conditioning units before entering into the combustion chamber of a gas turbine. Flue gas leaving the gas turbine is ducted to a heat recovery steam generation boiler; the steam produced within the boilerdrives a steam turbine. The target facility resembles a singular Integrated Gasification in Combined Cycle (IGCC) power station. The evaluation of the conceptual basic design according to the power output set for a maximum sterile contribution, established that rates over 95% H2S and 90% CO2 removal can be achieved. Noticeable decrease of NOx compounds can be also achieved by the use of commercial technology. A techno-economic approach of the conceptual basic design is made evaluating the integration of potential unitsand their implementation within the target facility aiming toachieve clean power generation. The criterion to be compliant with the most restrictive regulation regarding environmental emissions is setting to carry out this analysis.

Application and modeling of GaN FET in 1MHz large signal bandwidth power supply for radio frequency power amplifier

In this paper, implementation and testing of non- commercial GaN HEMT in a simple buck converter for envelope amplifier in ET and EER transmission techn iques has been done. Comparing to the prototypes with commercially available EPC1014 and 1015 GaN HEMTs, experimentally demonstrated power supply provided better thermal management and increased the switching frequency up to 25MHz. 64QAM signal with 1MHz of large signal bandw idth and 10.5dB of Peak to Average Power Ratio was gener ated, using the switching frequency of 20MHz. The obtaine defficiency was 38% including the driving circuit an d the total losses breakdown showed that switching power losses in the HEMT are the dominant ones. In addition to this, some basic physical modeling has been done, in order to provide an insight on the correlation between the electrical characteristics of the GaN HEMT and physical design parameters. This is the first step in the optimization of the HEMT design for this particular application.

Impedance-based stability and transient-performance assessment applying maximum peak criteria

The impedance-based stability-assessment method has turned out to be a very effective tool and its usage is rapidly growing in different applications ranging from the conventional interconnected dc/dc systems to the grid-connected renewable energy systems. The results are sometime given as a certain forbidden region in the complex plane out of which the impedance ratio--known as minor-loop gain--shall stay for ensuring robust stability. This letter discusses the circle-like forbidden region occupying minimum area in the complex plane, defined by applying maximum peak criteria, which is well-known theory in control engineering. The investigation shows that the circle-like forbidden region will ensure robust stability only if the impedance-based minor-loop gain is determined at the very input or output of each subsystem within the interconnected system. Experimental evidence is provided based on a small-scale dc/dc distributed system.

Performance metrics for small-signal stability assessment of DC-distributed power-system-architecture comparisons

The objective of this paper is to provide performance metrics for small-signal stability assessment of a given system architecture. The stability margins are stated utilizing a concept of maximum peak criteria (MPC) derived from the behavior of an impedance-based sensitivity function. For each minor-loop gain defined at every system interface, a single number to state the robustness of stability is provided based on the computed maximum value of the corresponding sensitivity function. In order to compare various power-architecture solutions in terms of stability, a parameter providing an overall measure of the whole system stability is required. The selected figure of merit is geometric average of each maximum peak value within the system. It provides a meaningful metrics for system comparisons: the best system in terms of robust stability is the one that minimizes this index. In addition, the largest peak value within the system interfaces is given thus detecting the weakest point of the system in terms of robustness.

Simplified small-signal stability analysis for optimized power system architecture

The optimization of power architectures is a complex problem due to the plethora of different ways to connect various system components. This issue has been addressed by developing a methodology to design and optimize power architectures in terms of the most fundamental system features: size, cost and efficiency. The process assumes various simplifications regarding the utilized DC/DC converter models in order to prevent the simulation time to become excessive and, therefore, stability is not considered. The objective of this paper is to present a simplified method to analyze small-signal stability of a system in order to integrate it into the optimization methodology. A black-box modeling approach, applicable to commercial converters with unknown topology and components, is based on frequency response measurements enabling the system small-signal stability assessment. The applicability of passivity-based stability criterion is assessed. The stability margins are stated utilizing a concept of maximum peak criteria derived from the behavior of the impedance-based sensitivity function that provides a single number to state the robustness of the stability of a well-defined minor-loop gain.

Systematic Method to Assess Small-Signal Stability of DC-Distributed Power-System-Architecture

The objective of this paper is to present a simplified method to analyze small-signal stability of a power system and provide performance metrics for stability assessment of a given power-system-architecture. The stability margins are stated utilizing a concept of maximum peak criteria (MPC), derived from the behavior of an impedance-based sensitivity function that provides a single number to state the robustness of the stability of a well-defined minor-loop gain. For each minor-loop gain, defined at every system interface, the robustness of the stability is provided as a maximum value of the corresponding sensitivity function. Typically power systems comprise of various interfaces and, therefore, in order to compare different architecture solutions in terms of stability, a single number providing an overall measure of the whole system stability is required. The selected figure of merit is geometric average of each maximum peak value within the system, combined with the worst case value of system interfaces.

On the simulation of the UPMSAT-2 microsatellite power

Simulation of satellite subsystems behaviour is extramely important in the design at early stages. The subsystems are normally simulated in the both ways : isolated and as part of more complex simulation that takes into account imputs from other subsystems (concurrent design). In the present work, a simple concurrent simulation of the power subsystem of a microsatellite, UPMSat-2, is described. The aim of the work is to obtain the performance profile of the system (battery charging level, power consumption by the payloads, power supply from solar panels....). Different situations such as battery critical low or high level, effects of high current charging due to the low temperature of solar panels after eclipse,DoD margins..., were analysed, and different safety strategies studied using the developed tool (simulator) to fulfil the mission requirements. Also, failure cases were analysed in order to study the robustness of the system. The mentioned simulator has been programed taking into account the power consumption performances (average and maximum consumptions per orbit/day) of small part of the subsystem (SELEX GALILEO SPVS modular generators built with Azur Space solar cells, SAFT VES16 6P4S Li-ion battery, SSBV magnetometers, TECNOBIT and DATSI/UPM On Board Data Handling -OBDH-...). The developed tool is then intended to be a modular simulator, with the chance of use any other components implementing some standard data.