Um sistema eletrônico de 2kW para emulação/simulação experimental da característica estática de saída, tensão (versus) corrente, de sistemas de geração com células combustível tipo PEM

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitos

Pós-graduação em Engenharia Elétrica - FEIS

Implementação em hardware de um sistema inteligente para detecção de plantas daninhas em plantações de soja utilizando máquinas de vetores de suporte e redes neurais artificiais

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)

Compilação para arquitetura reconfigurável

Pós-graduação em Ciência da Computação - IBILCE

Implementação de uma plataforma HW/SW para automação industrial, utilizando hardware reconfigurável com processador NIOS II em conformidade com o padrão IEEE 1451

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Desenvolvimento de um nó de rede com diferentes interfaces de acordo com o padrão IEEE 1451 utilizando o processador nios II e o sistema operacional embarcado uclinux

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Sistema embarcado para suporte ao diagnóstico de microcalcificações em mamografias digitais

Pós-graduação em Engenharia Elétrica - FEIS

Retificador entrelaçado boost, no modo de condução descontínua, com técnica de correção da corrente de entrada e elevado fator de potência, para aplicação em sistema trólebus

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)

Análise e síntese de um processador digital wavelet

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Projeto e implementação em DSP de sistema de comunicação multiportadora baseado no padrão G.fast

As redes de acesso usando cabos de cobre atualmente utilizam bandas de frequência até 30 MHz, especificada no padrão VDSL2. À medida que arquiteturas híbridas de fibra e cobre se tornam mais proeminentes na indústria e academia, torna-se possível utilizar cabos metálicos mais curtos (i.e. até 250 metros) conectando o último ponto de distribuição aos usuários, de modo que frequências mais altas podem ser exploradas para se alcançar taxas de transmissão de dados de 500 Mbps ou mais, como é o caso do padrão G.fast atualmente em desenvolvimento no ITU-T. Nesse trabalho, um simulador no domínio do tempo foi desenvolvido para avaliar a capacidade do sistema G.fast com diferentes tamanhos de extensão cíclica e diferentes topologias de rede especificadas pelo ITU-T. Os resultados das simulações mostram que sistemas G.fast são robustos a bridged taps e capazes de atingir altas taxas de dados para todas as topologias simuladas, provendo suporte à próxima geração de serviços de banda larga. Além disso, esse trabalho descreve o progresso da implementação de um protótipo de modem baseado no padrão G.fast em um ambiente híbrido de DSP multicore e FPGA utilizando kits de avaliação adquiridos pela UFPA. Arquiteturas, protocolos de comunicação e benchmarks são apresentados e avaliados para se chegar à conclusão de que tal protótipo é factível e fornece suporte flexível a várias linhas de pesquisa em banda larga da próxima geração.

Método para arquitetura de computador reconfigurável e sujeita a constantes otimizações

Patente de invenção de um método para arquitetura de computador reconfigurável e sujeita a constantes otimizações que compreende uma arquitetura de computador implementada em FPGA (Field Programmable Gate Array).

Simulação em tempo real de sistemas de distribuição de energia elétrica utilizando-se estruturas com descrição de hardware em software

Pós-graduação em Engenharia Elétrica - FEIS

Expanding the horizontal capabilities of CRT monitors using artificial inter-pixel steps for neuroscience experiments

This article describes the development of a visual stimulus generator to be used in neuroscience experiments with invertebrates such as flies. The experiment consists in the visualization of a fixed image that is displaced horizontally according to the stimulus data. The system is capable of displaying 640 x 480 pixels with 256 intensity levels at 200 frames per second (FPS) on conventional raster monitors. To double the possible horizontal positioning possibilities from 640 to 1280, a novel technique is presented introducing artificial inter-pixel steps. The implementation consists in using two video frame buffers containing each a distinct view of the desired image pattern. This implementation generates a visual effect capable of doubling the horizontal positioning capabilities of the visual stimulus generator allowing more precise and movements more contiguous. (C) 2011 Elsevier Inc. All rights reserved.

Programmable logic design of a compact Genetic Algorithm for phasor estimation in real-time

The main objective of this work is to present an efficient method for phasor estimation based on a compact Genetic Algorithm (cGA) implemented in Field Programmable Gate Array (FPGA). To validate the proposed method, an Electrical Power System (EPS) simulated by the Alternative Transients Program (ATP) provides data to be used by the cGA. This data is as close as possible to the actual data provided by the EPS. Real life situations such as islanding, sudden load increase and permanent faults were considered. The implementation aims to take advantage of the inherent parallelism in Genetic Algorithms in a compact and optimized way, making them an attractive option for practical applications in real-time estimations concerning Phasor Measurement Units (PMUs).