TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitos

Pós-graduação em Engenharia Elétrica - FEIS

Este trabalho apresenta uma nova ferramenta de síntese para projetos de sistemas digitais denominada TAB2VHDL. A partir da descrição em diagrama de transição de estados de uma máquina finita, representada no modelo de Mealy, é gerada uma descrição otimizada do sistema na linguagem de VHDL. Elimina-se dessa forma a tarefa árdua com detalhes de projeto. A TAB2VHDL foi comparada com duas outras ferramentas disponíveis comercialmente. Foram projetados diversos chip-set de códigos de transmissão digital utilizados no setor de telecomunicações. Os resultados comprovaram o desempenho satisfatório com relação ao custo de implementação, ao tempo de execução e uso de memória.

This paper presents a new synthesis tool for digital system projects called TAB2VHDL. From the description in states transition diagram of a finite machine, represented in Mealy's model, an optimized system description in VHDL language is generated. Therefore, it is eliminated an arduous task with project details. The TAB2VHDL was compared with two other available commercial tools. It was projected a sort of chip-set digital transmission codes, used in telecommunication sector. The results proved the satisfactory performance related to the implementation cost, to the time of execution and memory use.