Sistema de comunicación con alta escala de integración, tolerante a fallas, para su utilización en microsatélites

Nuestro grupo está utilizando dos nuevas técnicas en el desarrollo electrónico aplicado a la instrumentación científica. Una es la del diseño, simulación y generación de máscaras de circuitos integrados que serán fabricados en el exterior. Otra, la implementación de sistemas utilizando Procesadores Digitales de Señales (DSPs). Actualmente se pretende estudiar, desarrollar e implementar dispositivos tolerantes a fallas para comunicaciones en el medio ambiente espacial con tecnología y presupuesto disponibles en nuestro país. La importancia del proyecto radica en que nuestra incipiente actividad espacial, necesita de la solución a los problemas asociados para producir resultados a nivel internacional. (...) Objetivos generales y específicos * Los sistemas de comunicación con alta escala de integración, tolerante a fallas, para su utilización en microsatélites se perfilan actualmente como la alternativa más viable para la investigación y el desarrollo espacial. Esto abre un conjunto de interesantes líneas de trabajo, entre las cuales se encuentra el desarrollo de dispositivos electrónicos aptos para soportar las severas condiciones impuestas por el medio ambiente espacial. El uso de elementos de muy alta escala de integración permite optimizar el aprovechamiento del espacio y potencializar la flexibilidad y perfomance de los sistemas utilizados a bordo. Pero el principal problema que presentan estos sistemas es su vulnerabilidad frente a las radiaciones, que se manifiesta, principalmente, produciendo fallas como "Latch up", corrimientos de voltajes umbrales y S.E.UP S.("Single Event Up Sets"). * Luego, el objetivo específico consiste en investigar las distintas posibilidades que ofrece el estado actual del arte para mitigar los efectos negativos de estas fallas, estudiar la factibilidad de implementación de soluciones con la tecnología y presupuesto disponibles en Argentina, aplicar estos métodos al desarrollo de dispositivos para comunicaciones que utilizan elementos de alta escala de integración y planear estrategias generales para aplicarlas a otros tipos de dispositivos.

Low cost BIST techniques for linear and non-linear analog circuits

With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

Estudo da compatibilidade eletromagnética em placa de circuito impresso de centrais telefônicas

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Projecto de um conversor redutor CC-CC comutado para SoC

A evolução da tecnologia CMOS tem possibilitado uma maior densidade de integração de circuitos tornando possível o aumento da complexidade dos sistemas. No entanto, a integração de circuitos de gestão de potência continua ainda em estudo devido à dificuldade de integrar todos os componentes. Esta solução apresenta elevadas vantagens, especialmente em aplicações electrónicas portáteis alimentadas a baterias, onde a autonomia é das principais características. No âmbito dos conversores redutores existem várias topologias de circuitos que são estudadas na área de integração. Na categoria dos conversores lineares utiliza-se o LDO (Low Dropout Regulator), apresentando no entanto baixa eficiência para relações de conversão elevadas. Os conversores comutados são elaborados através do recurso a circuitos de comutação abrupta, em que a eficiência deste tipo de conversores não depende do rácio de transformação entre a tensão de entrada e a de saída. A diminuição física dos processos CMOS tem como consequência a redução da tensão máxima que os transístores suportam, impondo o estudo de soluções tolerantes a “altatensão”, com o intuito de manter compatibilidade com tensões superiores que existam na placa onde o circuito é incluído. Os sistemas de gestão de energia são os primeiros a acompanhar esta evolução, tendo de estar aptos a fornecer a tensão que os restantes circuitos requerem. Neste trabalho é abordada uma metodologia de projecto para conversores redutores CCCC comutados em tecnologia CMOS, tendo-se maximizado a frequência com vista à integração dos componentes de filtragem em circuito integrado. A metodologia incide sobre a optimização das perdas totais inerentes à comutação e condução, dos transístores de potência e respectivos circuitos auxiliares. É apresentada uma nova metodologia para o desenvolvimento de conversores tolerantes a “alta-tensão”.

Velocidade da água e a distribuição de larvas e pupas de Chirostilbia pertinax (Kollar) (Diptera, Simuliidae) e macroinvertebrados associados

O presente trabalho objetivou investigar a relação entre a velocidade da água e a distribuição dos estágios imaturos de Chirostilbia pertinax (Kollar, 1832) e os macroinvertebrados bentônicos associados. As coletas foram realizadas em cinco pontos, no trecho superior do Rio dos Sinos, no Estado do Rio Grande do Sul. A fauna bentônica foi amostrada com substratos artificiais, que permaneceram instalados nos locais de maior corenteza d'água por períodos de 14 dias. Antes do recolhimento dos substratos foram realizadas medidas de velocidade d'água no local da sua instalação. Essas medidas foram agrupadas em três classes: baixa (0,20 a 0,63 m/s), média (0,64 a 1,07 m/s) e alta (1,08 a 1,50 m/s) para posterior relação com a distribuição da fauna coletada. Para avaliar a influência da velocidade de água sobre a distribuição dos macroinvertebrados e a abundância de C. pertinax foi realizada uma regressão múltipla. As coletas resultaram em 39.598 indivíduos, sendo 33.418 simulídeos e 6.180 macroinvertebrados associados. Entre os simulídeos 5.704 espécimes correspondem a larvas do último ínstar e pupas, dos quais 828 são de C. pertinax. Quanto à distribuição dessa espécie, 30,8% ocorreram na classe de baixa velocidade d'água, 24,9% na velocidade média e 44,3% na alta velocidade. Foi observado que a abundância de C. petinax aumenta à medida que os macroinvertebrados predadores diminuem e os organismos não predadores aumentam (GLM, R² = 0,207; F 2,50 = 6,536; P = 0,003). Esses resultados revelam que os imaturos de C. pertinax têm uma tendência em ocupar um microhábitat com menor ocorrência de predadores.

Novos algoritmos para roteamento de circuitos VLSI

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

Uma ferramenta para automação da geração do leiaute de circuitos analógicos sobre uma matriz de transistores MOS pré-difundidos

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Análise comparativa de desempenho de redes IP e ATM com tráfego multimídia interativo

A década de 80 é um marco para a área de comunicação de dados. Muitos estudos, pesquisas e especificações foram iniciados para permitir a integração de sistemas de comunicação para voz, vídeo e dados. Desde essa década, os cientistas procuram investir na Internet, que é um dos mais importantes e populares meios de transmissão de informações no mundo, para acomodar aplicações que permitam enviar imagens e sons por esta imensa rede de comunicação. Também nessa década, no final, o International Telecommunications Union – Telecommunication (ITU-T), especificou a tecnologia ATM, cujas pesquisas vinham ocorrendo desde o seu início. O serviço de rede tradicional na Internet é transmissão de datagramas ´besteffort ´, conforme será visto neste trabalho. Neste serviço, os pacotes da origem são enviados para o destino, sem garantia de entrega. Para aquelas aplicações que requerem garantia de entrega, o protocolo TCP (equivalente à camada 4 do RM-OSI) se encarregará da retransmissão dos pacotes que falharam ao atingir o destino para então se conseguir uma recepção correta. Para aplicações de comunicação tradicionais, como FTP e Telnet, em que uma entrega correta é mais importante que a perda de tempo da retransmissão, este serviço é satisfatório. Entretanto, uma nova classe de aplicações, as quais usam mídias múltiplas (voz, som e dados), começam a aparecer na Internet. Exemplos desta classe de aplicação são: vídeo teleconferência, vídeo sob demanda e simulação distribuída. Operações de modo tradicional para estas aplicações resultam em redução da qualidade da informação recebida e, potencialmente, ineficiência do uso da largura de banda. Para remediar este problema é desenvolvido um ambiente de serviço para tempo real, no qual múltiplas classes de serviços são oferecidas. Este ambiente estende o modelo de serviços existentes para ir ao encontro das necessidades das aplicações multimídia com obrigatoriedade de tempo real, porém esta não é uma meta muito fácil. Contudo, a comunidade pesquisadora tem conseguido desenvolver alguns mecanismos que vão pouco a pouco permitindo que este objetivo se transforme em realidade. O ATM é uma tecnologia que provê dutos de alta velocidade para a transferência de qualquer tipo de informação em pequenos pacotes de tamanho fixo, chamados células. A idéia básica é estabelecer entre dois pontos que desejam se comunicar um circuito virtual que é mantido pelos comutadores de células para levar a informação de um lado a outro. A característica marcante do ATM é a Qualidade de Servico – QoS, que garante o desempenho predefinido que determinado serviço necessita. Isso permite suportar aplicações de tempo real que são sensíveis ao atraso. O atendimento à diversidade de características de tráfego e exigências distintas de grandes quantidades de serviços é possível pelo ATM graças ao controle de tráfego reunido à capacidade de multiplexação estatística do meio em altas taxas de transmissão. O objetivo principal desta dissertação é elaborar uma comparação quantitativa e qualitativa do funcionamento de aplicações multimídia sobre IP com RSVP - Protocolo desenvolvido para realizar reservas de recursos integrante da arquitetura de Serviços Integrados (IntServ) proposta pelo IETF para oferecer qualidade de serviço para aplicações tais como aplicações multimídia. Essa proposta também inclui duas classes de serviços, sendo que nessa dissertação, o serviço de carga controlada é que está sendo utilizado. Isso deve-se a implementação dos módulos apresentados em [GRE 2001] e que foram utilizados na realização desse trabalho - e sobre ATM. A proposta final é a elaboração de uma técnica de análise baseado nas principais métricas de desempenho em redes que deve permitir uma melhor visualização do comportamento das tecnologias sob determinadas cargas de tráfego, permitindo assim uma tomada de decisão entre qual das tecnologias que deverá ser adotada em um dado momento, em uma dada situação, ou seja, a indicação do ponto de quebra tecnológica na situação modelada. Para que fosse possível fazer esta comparação, foi necessário dividir-se este trabalho em 3 grandes etapas, que são: • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia ATM; • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia IP com RSVP; • Comparativo quantitativo e qualitativo dos estudos acima.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.

Reator Gerador de Flocos - RGF : concepção e desenvolvimento básico

O objetivo geral do presente trabalho foi a concepção e o desenvolvimento de um sistema compacto de floculação em linha, em escala semipiloto, com o aproveitamento da energia cinética do fluxo hidráulico para promover a agitação necessária à dispersão de um polímero floculante e a geração dos flocos ao longo de um reator tubular helicoidal. O sistema denominado de Reator Gerador de Flocos (RGF), foi desenvolvido para a geração de flocos aerados ou não (com o uso de um colóide de Fe(OH)3, como modelo) e uma poliacrilamida catiônica de alto peso molecular (Mafloc 490C). Foram testados 5 modelos diferentes de RGFs (variação no comprimento/volume) para a geração dos flocos em diferentes vazões de alimentação e foi selecionado o reator mais eficiente em termos de separação sólido/líquido. Os estudos de avaliação da eficiência de floculação do RGF foram realizados comparativamente através da caracterização dos flocos formados e do comportamento dos flocos numa etapa posterior de separação sólido/líquido. Nos ensaios de geração de flocos não aerados foram medidos o tempo de sedimentação, a turbidez do sobrenadante e o volume sedimentado em cone Imhoff. Ainda, análise fotográfica possibilitou a medição do tamanho dos flocos não aerados e através da correlação logarítmica com a massa dos mesmos, foi possível determinar a dimensão fractal (dF) destes flocos de Fe(OH)3. A eficiência na geração de flocos aerados no RGF com o emprego de microbolhas (diâmetros inferiores a 70 mm) foi avaliada através da velocidade de ascensão dos flocos em uma célula cilíndrica fixa à uma coluna de flotação posterior ao RGF. Estudos de caracterização do regime hidráulico do reator com o emprego de traçadores (azul de metileno) e a determinação do gradiente de velocidade (G) e do número de Reynolds (Re) foram realizados. A curva de resposta do traçador apresentou um pico intenso e estreito, no perfil de velocidade investigado (3L.min-1), caracterizando um fluxo do tipo pistão para o RGF. Ainda, um regime turbulento (Re > 5000) e um G de 1420 s-1 foram determinados. O RGF 3 (modelo 3, com 12m/1,2 L) apresentou a melhor eficiência na geração dos flocos, com e sem o emprego de microbolhas. Nos ensaios de sedimentação, os melhores resultados em termos de velocidade de separação foram obtidos nas seguintes condições experimentais: 4 L.min-1 de vazão de alimentação, 5 mg.L-1 de Mafloc 490C, atingindo velocidade da ordem de 19 m.h-1, turbidez residual de 1 NTU, e volume de sólidos sedimentáveis de 7 mL.L-1. As análises fotográficas permitiram estimar flocos com diâmetros num intervalo entre 400 e 2000 mm. A partir do emprego da equação de sedimentação para fluxo laminar de Stokes, foi constatado o decréscimo da densidade flocos de Fe(OH)3 com o aumento do tamanho dos mesmos, atingindo um valor médio de 1019 kg.m-3. Um dF de 2,98 foi obtido, caracterizando um floco esférico, de baixa porosidade e com estrutura densa. Os melhores resultados na velocidade de ascensão dos flocos aerados foram obtidos com os seguintes parâmetros: vazão de alimentação de 2 L.min-1, concentração de 5 mg.L-1 de Mafloc 490C, sendo obtidas velocidades na ordem de 112 m.h-1. Esses flocos aerados ascendem com velocidades equivalentes à bolhas com diâmetros entre 185 e 240 mm (D50 entre 30-70 mm para as microbolhas individuais e isoladas). A alta velocidade de separação sólido/líquido obtida nos estudos com flocos aerados comparativamente com os flocos não aerados mostram claramente a viabilidade de emprego das microbolhas na separação por floculação- flotação (flutuação). Os resultados obtidos permitem prever um elevado potencial de aplicação em nível industrial do RGF, principalmente por apresentar um baixo tempo de residência, ausência de partes móveis (agitadores), pequena área ocupada, uma mistura do tipo pistão (ideal para floculação), ausência de curto-circuitos ou zonas mortas e um crescimento uniforme com elevada cinética na geração dos flocos.

Os efeitos de fluxos de prótons sobre dispositivos MOS no espaço

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.

Uma ferramenta alternativa para síntese de circuitos lógicos usando a técnica de circuito evolutivo

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Osteotomia com brocas de alta e baixa rotação, com e sem refrigeração líquida: estudo histopatológico duplo cego em suínos

Pós-graduação em Odontologia - FOA

Malondialdeído, vitamina E, cortisol, hemograma e enzimas musculares em eqüinos da raça Árabe submetidos ao exercício em esteira de alta

Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP)

Idade à puberdade e desenvolvimento da glândula mamária de cordeiras sob baixa e alta velocidades de crescimento

Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP)