Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.

Influência de parâmetros físicos no dimensionamento de chaminés de equilíbrio simples de usinas hidrelétricas

Tendo em vista que as chaminés de equilíbrio são estruturas importantes na proteção dos circuitos hidráulicos das usinas hidrelétricas contra os fenômenos transientes que ocorrem rotineiramente durante sua operação, realizou-se uma investigação sobre a influência dos parâmetros físicos no desempenho e conseqüentemente no dimensionamento de chaminés de equilíbrio simples localizadas a jusante das turbinas, caso aplicado a Usina Hidrelétrica de Serra da Mesa. Os parâmetros estudados foram: área da chaminé, comprimento e área do túnel de fuga, perda de carga, vazão, nível no canal de fuga e tempo de manobra. Foram coletados dados na Usina Hidrelétrica de Serra da Mesa e em uma estrutura laboratorial existente no LAHE, ambas pertencentes a FURNAS Centrais Elétricas S.A, referentes a situações de regimes permanentes (operação normal) e de regimes transientes. Estes dados foram utilizados na determinação da perda de carga linear nos túneis e das características das oscilações em suas chaminés de equilíbrio. Para o estudo da perda de carga linear em túneis, também foram feitas medições, em regime permanente, na Usina Hidrelétrica de Salto Forqueta – CERTEL - Cooperativa de Eletrificação Teutônia, e utilizados os dados da Usina Hidrelétrica Bugres fornecidos pela CEEE – Companhia Estadual de Energia Elétrica –RS. Com estes dados foram estabelecidas relações entre o coeficiente de atrito e o número de Reynolds para cada estrutura e realizada a sua comparação com valores teóricos Verificou-se, através da comparação com dados experimentais que os quatro modelos numéricos disponíveis estavam aptos à aplicação na seqüência da pesquisa, porém, elegeu-se o modelo CHAMINE-IPH devido a sua maior versatilidade e simplicidade de uso. Com a análise dos resultados das simulações numéricas realizadas foi possível a identificação da influência dos parâmetros físicos no comportamento do nível d’água em chaminés de equilíbrio simples durante regimes transientes. Constatou-se que para a reprodução numérica de fenômenos transitórios em chaminés de equilíbrio a jusante das turbinas, é fundamental a consideração da oscilação do nível no canal de fuga e dos coeficientes de perda de carga adequados.

Estudo da passividade da Liga 600 em meio ácido

A passividade da Liga 600 (76Ni 16Cr 8Fe), em Na2SO4 0,5 M, pH=2,0, em atmosfera desarejada e à temperatura ambiente, foi estudada empregando-se diferentes métodos eletroquímicos e não eletroquímicos. A voltametria cíclica, com eletrodo rotatório de disco, revelou um comportamento típico ativo-passivo, com valores para a densidade de corrente anódica bastante baixos, na ordem de alguns poucos mA/cm2. Dois picos de corrente anódica pouco resolvidos foram observados e atribuídos à provável dissolução ativa de níquel, cromo e ferro. A ausência de picos catódicos e a existência de uma histerese na região de potenciais negativos sugerem que o filme passivo formado na varredura direta não é totalmente reduzido na varredura inversa, permanecendo sempre algum tipo de filme residual sobre a superfície da liga. A região passiva se estende de aproximadamente 100 a 700 mV e corresponde à região onde níquel e cromo puros também encontram-se passivos nas condições experimentais empregadas. Na região de potenciais mais positivos do que 700 mV tem início o processo de dissolução transpassiva da liga. Constatou-se, também, que o comportamento ativo-passivo da liga é essencialmente influenciado pelo comportamento do cromo, o qual é conhecido ser bastante complexo. Através das medidas de impedância eletroquímica foi possível sugerir três circuitos equivalentes para o sistema liga/filme/solução, um para cada região de potencial (de dissolução ativa, passiva e transpassiva). Através dos mesmos pôdese caracterizar a composição química e transformações mais importantes apresentadas pelos filmes passivos formados sobre a Liga 600. As espectroscopias eletrônicas (Auger e XPS) revelaram que os filmes passivos formados são extremamente finos, na faixa de 1,2 a 1,8 nm, e que apresentam uma estrutura duplex, com uma região interna (em contato com a liga) enriquecida em cromo e uma região externa (em contato com a solução) rica em níquel e ferro. Além disso, com base nos resultados obtidos e no modelo previamente proposto para filmes passivos formados sobre o aço inoxidável 304 em solução de borato, é sugerida uma representação esquemática das prováveis estruturas dos óxidos e dos possíveis processos de transporte, para os filmes passivos formados sobre a liga. O comportamento capacitivo dos filmes passivos foi estudado empregando-se a equação de Mott-Schottky. Os resultados obtidos mostram que os filmes formados se comportam como semicondutores degenerados do tipo n e do tipo p, na região de potenciais situada maiores e menores do que o potencial de banda plana, respectivamente. Esse comportamento é considerado conseqüência das propriedades semicondutoras dos óxidos de ferro (tipo n) e cromo (tipo p) presentes nos filmes passivos. Essa interpretação é fortalecida pelos resultados obtidos através das espectroscopias eletrônicas, as quais possibilitam o estabelecimento de uma relação direta entre a composição química das duas regiões de óxidos e a análise de Mott-Schottky. O comportamento dos filmes formados na região de potenciais próximos ao potencial de banda plana é essencialmente controlado pelo óxido de níquel, cujo comportamento pode ser comparado ao de um dielétrico, sem alterar a semicondutividade do óxido de ferro, quando ambos encontram-se misturados. O alto grau de degenerescência se deve ao valor elevado da densidade de doadores e aceptores (~ 1021 cm-3). Baseado nos resultados obtidos, o modelo da estrutura eletrônica previamente proposto para explicar a semicondutividade de filmes passivos e térmicos crescidos sobre o aço inoxidável 304, pode também ser aplicado no presente estudo. Segundo tal modelo, a estrutura eletrônica dos filmes formados pode ser comparada a de uma heterojunção do tipo p–n, onde as regiões de carga espacial encontram-se localizadas nas interfaces liga-filme e filme-solução.

A mercantilização da agricultura familiar do Alto Uruguai/RS : um estudo de caso no município de Três Palmeiras

Esta dissertação aborda as transformações na forma familiar de produção através da análise das estratégias de reprodução que levaram os “colonos” do Alto Uruguai a se transformarem em “agricultores familiares”. Esta transformação se dá mediante um processo de inserção mercantil que se acentua a partir da década de 1970, levando os agricultores a uma plena mercantilização da vida social e econômica. Embora o estudo abranja o território do Alto Uruguai como referência empírica, os dados foram coletados no município de Três Palmeiras, onde se procura valorizar os processos sociais que envolvem a trajetória histórica de uma forma de trabalho e produção que cada vez mais se insere nos circuitos mercantis e, por isso, passa a ter a sua reprodução cada vez mais mercantilizada. A mercantilização é entendida como um processo de externalização das relações de produção, onde o agricultor se torna dependente das relações com o ambiente social e econômico seja para comprar insumos e produtos, seja para vender a produção após um ano de trabalho. Este processo de mercantilização tem levado os agricultores familiares a estabelecer relações sociais e econômicas que privilegiam a especialização produtiva, a concentração dos meios de produção e a individualização do processo produtivo. Desta maneira, acabam reforçando um padrão agrícola de produção que historicamente tem se demonstrado concentrador e excludente, o que acentua os processos de diferenciação social e econômica entre os agricultores familiares. Este trabalho pretende dar uma contribuição ao estudo da agricultura familiar inserida num ambiente e sociedade de mercado e compreender a diversidade social e econômica que determina os processos de reprodução e diferenciação social e econômica na agricultura familiar. Da mesma forma, busca-se fornecer subsídios para os formuladores de políticas públicas e administradores locais na medida em que a agricultura familiar é a base social, econômica e cultural da sociedade da região estudada.

Implicações do estilo de descrição de códigos VHDL na testabilidade

Devido ao aumento da complexidade dos circuitos integrados atuais, os projetos são desenvolvidos utilizando linguagens de descrição de hardware (por exemplo, VHDL) e os circuitos são gerados automaticamente a partir das descrições em alto nível de abstração. Embora o projeto do circuito seja facilitado pela utilização de ferramentas de auxílio ao projeto, o teste do circuito resultante torna-se mais complicado com o aumento da complexidade dos circuitos. Isto traz a necessidade de considerar o teste do circuito durante sua descrição e não somente após a síntese. O objetivo deste trabalho é definir uma relação entre o estilo da descrição VHDL e a testabilidade do circuito resultante, identificando formas de descrição que geram circuitos mais testáveis. Como estudo de caso, diferentes descrições VHDL de um mesmo algoritmo foram utilizadas. Os resultados mostram que a utilização de diferentes descrições VHDL tem grande impacto nas medidas de testabilidade do circuito final e que características de algumas descrições podem ser utilizadas para modificar outras descrições e com isso aumentar a testabilidade do circuito resultante.

Identificação de oportunidades para a indústria brasileira de semicondutores através das teorias de vantagem competitiva e investimento internacional

O mercado mundial de semicondutores cresce vigorosamente ao longo de décadas impulsionado pela evolução tecnológica, que permitiu semicondutores de melhor performance a um custo relativamente menor. Entretanto os gastos com fábricas e P&D aumentam junto com a evolução da tecnologia, obrigando as empresas a controlar as métricas financeiras em busca da lucratividade necessária para financiar o desenvolvimento das novas tecnologias. O crescimento do mercado motivou vários países a fornecerem incentivos para atrair investimentos de semicondutores. Este trabalho segmenta o mercado de semicondutores de acordo com as tecnologias de espessura da pastilha de silício e utiliza as principais teorias sobre vantagem competitiva e investimento internacional, para analisar os incentivos que uma empresa de semicondutores teria para estabelecer uma fábrica de difusão de wafers e uma operação de design house no Brasil. A indústria de semicondutores brasileira está em seu estágio inicial, e existem algumas ações do governo juntamente com a iniciativa privada que apresentaram resultados positivos, entretanto é necessário reavaliar a efetividade dos incentivos oferecidos atualmente. Existe a possibilidade do Brasil atrair empreendedores para explorar oportunidades em nichos de mercado e assim iniciar a construção de uma cadeia completa de desenho, fabricação e utilização de semicondutores no Brasil. E o papel do governo será fundamental para dar o impulso inicial.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

Reator Gerador de Flocos - RGF : concepção e desenvolvimento básico

O objetivo geral do presente trabalho foi a concepção e o desenvolvimento de um sistema compacto de floculação em linha, em escala semipiloto, com o aproveitamento da energia cinética do fluxo hidráulico para promover a agitação necessária à dispersão de um polímero floculante e a geração dos flocos ao longo de um reator tubular helicoidal. O sistema denominado de Reator Gerador de Flocos (RGF), foi desenvolvido para a geração de flocos aerados ou não (com o uso de um colóide de Fe(OH)3, como modelo) e uma poliacrilamida catiônica de alto peso molecular (Mafloc 490C). Foram testados 5 modelos diferentes de RGFs (variação no comprimento/volume) para a geração dos flocos em diferentes vazões de alimentação e foi selecionado o reator mais eficiente em termos de separação sólido/líquido. Os estudos de avaliação da eficiência de floculação do RGF foram realizados comparativamente através da caracterização dos flocos formados e do comportamento dos flocos numa etapa posterior de separação sólido/líquido. Nos ensaios de geração de flocos não aerados foram medidos o tempo de sedimentação, a turbidez do sobrenadante e o volume sedimentado em cone Imhoff. Ainda, análise fotográfica possibilitou a medição do tamanho dos flocos não aerados e através da correlação logarítmica com a massa dos mesmos, foi possível determinar a dimensão fractal (dF) destes flocos de Fe(OH)3. A eficiência na geração de flocos aerados no RGF com o emprego de microbolhas (diâmetros inferiores a 70 mm) foi avaliada através da velocidade de ascensão dos flocos em uma célula cilíndrica fixa à uma coluna de flotação posterior ao RGF. Estudos de caracterização do regime hidráulico do reator com o emprego de traçadores (azul de metileno) e a determinação do gradiente de velocidade (G) e do número de Reynolds (Re) foram realizados. A curva de resposta do traçador apresentou um pico intenso e estreito, no perfil de velocidade investigado (3L.min-1), caracterizando um fluxo do tipo pistão para o RGF. Ainda, um regime turbulento (Re > 5000) e um G de 1420 s-1 foram determinados. O RGF 3 (modelo 3, com 12m/1,2 L) apresentou a melhor eficiência na geração dos flocos, com e sem o emprego de microbolhas. Nos ensaios de sedimentação, os melhores resultados em termos de velocidade de separação foram obtidos nas seguintes condições experimentais: 4 L.min-1 de vazão de alimentação, 5 mg.L-1 de Mafloc 490C, atingindo velocidade da ordem de 19 m.h-1, turbidez residual de 1 NTU, e volume de sólidos sedimentáveis de 7 mL.L-1. As análises fotográficas permitiram estimar flocos com diâmetros num intervalo entre 400 e 2000 mm. A partir do emprego da equação de sedimentação para fluxo laminar de Stokes, foi constatado o decréscimo da densidade flocos de Fe(OH)3 com o aumento do tamanho dos mesmos, atingindo um valor médio de 1019 kg.m-3. Um dF de 2,98 foi obtido, caracterizando um floco esférico, de baixa porosidade e com estrutura densa. Os melhores resultados na velocidade de ascensão dos flocos aerados foram obtidos com os seguintes parâmetros: vazão de alimentação de 2 L.min-1, concentração de 5 mg.L-1 de Mafloc 490C, sendo obtidas velocidades na ordem de 112 m.h-1. Esses flocos aerados ascendem com velocidades equivalentes à bolhas com diâmetros entre 185 e 240 mm (D50 entre 30-70 mm para as microbolhas individuais e isoladas). A alta velocidade de separação sólido/líquido obtida nos estudos com flocos aerados comparativamente com os flocos não aerados mostram claramente a viabilidade de emprego das microbolhas na separação por floculação- flotação (flutuação). Os resultados obtidos permitem prever um elevado potencial de aplicação em nível industrial do RGF, principalmente por apresentar um baixo tempo de residência, ausência de partes móveis (agitadores), pequena área ocupada, uma mistura do tipo pistão (ideal para floculação), ausência de curto-circuitos ou zonas mortas e um crescimento uniforme com elevada cinética na geração dos flocos.

Os efeitos de fluxos de prótons sobre dispositivos MOS no espaço

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.

Geração automática de leiaute através de matriz de células- MARTELO

Esta dissertação enquadra-se em um processo de busca de soluções para a geração do leiaute de circuitos integrados que permitam aumentar a qualidade da previsibilidade do comportamento de um circuito após a sua implementação. Isso é importante face ao crescimento dos problemas referentes aos efeitos elétricos adversos que surgem em nanocircuitos, tais como eletromigração, efeito antena, contatos mal formados e outros, assim como o aumento da variabilidade do processo de fabricação em tecnologias submicrônicas. O foco deste trabalho de pesquisa é a busca de soluções regulares através do uso de matrizes de portas lógicas. A experimentação efetuada realiza a geração de uma matriz de portas NAND que viabiliza a implementação de equações lógicas mapeadas para redes de portas NAND e inversores, admitindo-se a parametrização do fanout máximo. Foi desenvolvida uma ferramenta de CAD, o MARTELO, que permite efetuar a geração automática de matrizes de portas lógicas, sendo que a versão inicial está voltada para a geração de matrizes com portas NAND em tecnologia CMOS. Os experimentos efetuados revelam que esta técnica é promissora, sendo apresentados alguns dos resultados obtidos.

Teste em funcionamento de uma matriz de chaveamento

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Um Estudo de técnicas de aceleração para algoritmos de análise de timing funcional baseados em geração automática de teste

Este trabalho tem como objetivo estudar e avaliar técnicas para a aceleração de algoritmos de análise de timing funcional (FTA - Functional Timing Analysis) baseados em geração automática de testes (ATPG – Automatic Test Generation). Para tanto, são abordados três algoritmos conhecidos : algoritmo-D, o PODEM e o FAN. Após a análise dos algoritmos e o estudo de algumas técnicas de aceleração, é proposto o algoritmo DETA (Delay Enumeration-Based Timing Analysis) que determina o atraso crítico de circuitos que contêm portas complexas. O DETA está definido como um algoritmo baseado em ATPG com sensibilização concorrente de caminhos. Na implementação do algoritmo, foi possível validar o modelo de computação de atrasos para circuitos que contêm portas complexas utilizando a abordagem de macro-expansão implícita. Além disso, alguns resultados parciais demonstram que, para alguns circuitos, o DETA apresenta uma pequena dependência do número de entradas quando comparado com a dependência no procedimento de simulação. Desta forma, é possível evitar uma pesquisa extensa antes de se encontrar o teste e assim, obter sucesso na aplicação de métodos para aceleração do algoritmo.

Uma proposta para o ensino de eletrodinâmica no nível médio

Neste trabalho é apresentada uma proposta para o ensino de Eletrodinâmica, aplicada, durante o segundo trimestre do ano 2004, a duas turmas, com trinta e oito e quarenta alunos, respectivamente, de terceiro ano do Ensino Médio do Instituto Estadual de Educação Ernesto Alves, em Rio Pardo, RS. A proposta visa tornar o ensino e a aprendizagem desta disciplina mais eficientes, usando metodologia e recursos apropriados para os novos tempos, de forma a despertar o interesse dos alunos pelo conhecimento. A metodologia e recursos utilizados durante o projeto são embasados na teoria construtivista de Jean Piaget e visam proporcionar aos alunos os conhecimentos significativos, defendidos por David Ausubel, tendo como ponto de partida os conhecimentos prévios dos alunos, averiguados através de um Pré-teste. A metodologia e os recursos compreendem aulas expositivas interativas, resolução de problemas e de exercícios, trabalhos individuais e em grupos, realização de experiências reais, realização de experimentos virtuais, usando o aplicativo Edison, adequado para a simulação e o estudo de circuitos elétricos, interação entre os alunos e entre alunos e professora, através de um ambiente virtual de aprendizagem- o TelEduc- possibilitando um melhor aproveitamento do tempo, disponibilizando mais recursos para pesquisa e motivando os alunos para a aprendizagem através da utilização das Novas Tecnologias. A Internet é usada como fonte de pesquisa e como tecnologia de comunicação. Tratando-se de um projeto que tem pretensão de ser construtivista, a avaliação dos alunos não poderia se dar de forma tradicional, unicamente através de provas Buscou-se avaliar o crescimento, a aprendizagem significativa de novos conhecimentos, o desenvolvimento de habilidades e competências através da observação de seu desempenho em todas as modalidades de atividades desenvolvidas, individualmente ou em grupos. A avaliação se deu através da observação direta da professora durante as aulas (com registro de dados) e através dos testes aplicados e correção de trabalhos entregues em papel ou postados no TelEduc. Acredita-se que esses recursos, complementados pela forma de avaliação tornem as aulas mais agradáveis, fazendo com que os alunos tenham o prazer de participar e aprender, proporcionando a construção do conhecimento e despertando nos mesmos o interesse e a predisposição para o aprendizado. O produto educacional produzido neste trabalho de conclusão é apresentado em forma de CD-Rom. Faz parte do Cd-Rom (Apêndice E) todo o material que foi, gradativamente, disponibilizado na plataforma TelEduc: os textos de apoio, as atividades e os exercícios propostos, o Pré e Pós-teste, os testes aplicados e as questões de vestibulares.

Low cost BIST techniques for linear and non-linear analog circuits

With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

A Modular and digitally programmable interface based on band-pass sigma-delta modulator for mixed-signal systems-on-chip

The focus of this thesis is to discuss the development and modeling of an interface architecture to be employed for interfacing analog signals in mixed-signal SOC. We claim that the approach that is going to be presented is able to achieve wide frequency range, and covers a large range of applications with constant performance, allied to digital configuration compatibility. Our primary assumptions are to use a fixed analog block and to promote application configurability in the digital domain, which leads to a mixed-signal interface. The use of a fixed analog block avoids the performance loss common to configurable analog blocks. The usage of configurability on the digital domain makes possible the use of all existing tools for high level design, simulation and synthesis to implement the target application, with very good performance prediction. The proposed approach utilizes the concept of frequency translation (mixing) of the input signal followed by its conversion to the ΣΔ domain, which makes possible the use of a fairly constant analog block, and also, a uniform treatment of input signal from DC to high frequencies. The programmability is performed in the ΣΔ digital domain where performance can be closely achieved according to application specification. The interface performance theoretical and simulation model are developed for design space exploration and for physical design support. Two prototypes are built and characterized to validate the proposed model and to implement some application examples. The usage of this interface as a multi-band parametric ADC and as a two channels analog multiplier and adder are shown. The multi-channel analog interface architecture is also presented. The characterization measurements support the main advantages of the approach proposed.