Hacia otra escuela : una experiencia de Educación Compensatoria en Cartagena.

Aplicación de un Programa de Intervención (compensatoria) puesto en marcha en el año 1983 en los Centros de Actuación Educativa Preferente del Municipio de Cartagena. Alumnos de Preescolar y ciclo inicial de los colegios públicos: Aníbal, Villalba-Llanos y Asdrúbal. Análisis sociológico de los barrios, análisis institucional de los centros, exploración de los alumnos destinatarios (lenguaje oral, matem ticas y procesos perceptivos). Evaluación de las necesidades y formulación de objetivos. Definición de los presupuestos básicos del Programa en función de los objetivos. Aplicación y resultados: revisión de la situación de los centros en el curso 1988-89. Baremo para el análisis sociológico del barrio. Cuestionario de análisis del funcionamiento del centro educativo de EGB, QUAFE-80 (de P. Darder). Prueba de lenguaje oral (de M. D. Reus Estrada). Frostig, test de desarrollo de la percepción visual. Fundamentación teórica, análisis de la situación (barrio-centro-alumnos), evaluación de necesidades, análisis estadístico de los resultados. Comparación entre necesidades detectadas y los objetivos conseguidos. La labor llevada a cabo en estos centros y en general, en todas las zonas y colegios adscritos al Programa de Educación Compensatoria, ha supuesto una importante aportación en lo referente a la adecuación del sistema educativo al entorno socio-económico, familiar y en particular, al desarrollo evolutivo y madurativo del niño. La Educación Compensatoria ha pasado de compensar al niño con problemas, a ofrecer una compensación educativa a la escuela en general, a padres, profesores y alumnos, teniendo en cuenta las necesidades y expectativas del medio socio-cultural en el que todos ellos se desenvuelven.

Lateralidad perceptiva taquistoscópica : habilidad lectora y dominancia lateral.

Estudiar en niños los efectos del nivel lector y algunos aspectos de la dominancia lateral motora y sensorial sobre la lateralidad perceptiva de estímulos verbales en presentación taquistoscópica. Se pretende conocer mejor las relaciones entre la especialización funcional hemisférica cerebral y la habilidad lectora. Estudiar el efecto de determinadas variaciones en el procedimiento experimental sobre el mismo grado de lateralidad perceptivo visual. 24 sujetos. 12 malos lectores y 12 buenos lectores. Cada uno de dichos grupos se subdivide en, 6 con lateralidad diestra y 6 con lateralidad cruzada. La edad oscila en los malos lectores entre 8 años 3 meses y 9 años 11 meses y en los buenos lectores entre 8 años 1 mes y 9 años 5 meses. Diseño experimental intrasujeto. Las variables utilizadas para el primer objetivo son: 1. Variable independiente intrasujeto: nivel lector; 2. Variable independiente intrasujeto: dominancia lateral. Variable dependiente: grado de lateralidad perceptiva visual en estímulos verbales. Para el segundo objetivo: diversas variables independientes intersujeto y la misma variable dependiente. El dispositivo experimental permite estudiar ambos objetivos mediante una técnica de lateralización de estímulos en presentación taquistoscópica. Dos listas elaboradas por los profesores: buenos y malos lectores. Para evaluar el nivel lector: test de análisis de la lecto-escritura (TALE). Para el nivel intelectual: escala de inteligencia para niños (Wisc) y test de matrices progresivas de Raven. Para evaluar la dominancia lateral motora y sensorial el test de dominancia lateral de Harris. Para la prueba taquistoscópica se utilizó un taquistoscopio de dos canales (CA-610), lave vocal (CA.340) y un tiner doble repetitivo (LA-51043). Análisis de varianza bifactorial para averiguar las diferencias cuantitativas en reconocimiento visual. 'T' de muestras relacionadas para contrastar el grado de asimetría perceptiva. Para la comparación de las asimetrías perceptivas entre grupos se han utilizado dos métodos convergentes: análisis de varianza bifactorial y análisis de varianza mixto 2 x 2 x 2. Correlación lineal de Pearson para averiguar el grado de correlación inversa en los distintos tipos y condiciones de estímulos. Existen escasas diferencias cuantitativas en reconocimiento visual de estímulos verbales neurolaterales según el nivel de habilidad lectora y según los niños tengan lateralidad diestra o cruzada. Sin embargo, estos problemas de lectura y lateralidad no implican deficiencias en la lateralidad perceptiva visual. Ciertas variaciones de la técnica experimental (condiciones de presentación, tipos de estímulos y de medida) ejercen un efecto diferencial sobre la lateralidad perceptiva visual en una misma muestra de sujetos. No se puede afirmar que la dominancia hemisférica cerebral es un factor etiológico relevante en la explicación de los problemas de la lectura.

Estudio experimental de la adquisición de conservación del volumen.

Acercar al lector a un esquema de los múltiples aspectos que comportan la teoría de Piaget. 300 sujetos, entre los 4 y los 14 años, distribuidos en diez edades de treinta sujetos cada una. Estudio basado en diferentes experimentaciones prácticas, llevadas acabo por diferentes sujetos pertenecientes a diferente raza y condición; con el fin de obtener resultados objetivos que puedan dictaminar a qué edad los sujetos adquieren el concepto de conservación del volumen. El punto de partida del análisis experimental está encaminado a constatar, mediante cuatro pruebas objetivas, a qué edad tienen adquirido el concepto de conservación de volumen, sin que intervenga en ello la maduración evolutiva. La primera prueba experimental estudia si el niño reconoce la constancia del volumen en un objeto cuando cambia sucesivamente de forma, y si es capaz de reconocer que al introducir ese objeto en un recipiente con agua, el volumen asciende. En la segunda prueba, el objetivo consiste en averiguar si un líquido, al ser sometido a trasvases sucesivos, donde los recipientes se multiplican, el volumen se mantendrá siempre constante. La tercera prueba consiste en pedir al sujeto, que reparta la cantidad de líquido que contiene el recipiente medida en dos recipientes distintos en cuanto a su forma, uno alto y estrecho y otro bajo y ancho; para averiguar cuántos sujetos tienen en cuenta las relaciones de nivel y anchura, y a qué edad logran la solución correcta de multiplicar las relaciones de altura y anchura. Con la última prueba experimental se pretende averiguar a qué edad el niño es capaz de percatarse que la cantidad de líquido no varía cuando es vertida de un recipiente bajo y ancho a otro alto y estrecho; por tanto podrá determinar que ocupa lo mismo, aunque la forma del recipiente varíe. En cada técnica experimental, el niño en un primer momento debería anticipar lo que va a suceder, con el fin de constatar si sus previsiones coinciden o no con la realidad de los hechos experimentales. En un segundo momento, tendrá lugar la manipulación, para tratar de descubrir no sólo si la conducta que adoptó el sujeto ante la prueba era la apropiada, sino también que observe el resultado real de la transformación mediante esta manipulación. 1) El papel de la percepción sobre la inteligencia es predominante en los primeros años, lo que sería a causa de juicios equivocados sobre la realidad, por parte del niño, antes de los 7-8 años. 2) El análisis e interpretación de los resultados lleva concluir que los sujetos adquieren el concepto de volumen a partir de los 12 años, resultados que coinciden con experiencias realizadas por Piaget. 3) Las razones invocadas para la no conservación del volumen pueden variar según las soluciones, de un sujeto a otro, y de un momento a otro, pero en todos los casos, se considera que el cambio observado, comporta una modificación en la mera de ver el valor total del líquido. 4) Es preciso que el sujeto comprenda que el cambio de forma no afecta a la concentración de la materia y que ocupará lo mismo, aunque ésta se modifique. 5) Es curioso que cuando el niño llega a convencerse de la noción de la constancia del volumen, la afirma de tal modo como si nunca hubiera podido pensar de manera distinta. 6) Es el trabajo mental el que elabora y critica lo percibido corrigiéndolo constantemente, el que asegura la marcha lenta hacia la objetividad. A medida que avanza la construcción cognoscitiva, será la inteligencia la que guíe las percepciones.

Parálisis cerebral : reeducación motriz y del lenguaje.

Aportar información sobre la reeducación motriz y del lenguaje en niños con parálisis cerebral para su integración en la escuela, el trabajo y la sociedad, factores que deben tener en cuenta los educadores y padres para la mejora de la calidad de vida. El trabajo se encuentra dividido en dos partes diferenciadas. En la primera parte, se desarrolla el concepto de parálisis cerebral, y las bases teóricas pertinentes para una correcta rehabilitación. En la segunda parte, se exponen los conceptos clave para la reeducación propiamente dicha. En el capítulo primero se explican las acotaciones al término parálisis cerebral, la definición, características principales, causas, cuadro clínico y su clasificación junto con trastornos asociados. En el capítulo segundo se desarrollan las bases teóricas de la rehabilitación, zonas cerebrales del lenguaje, la motricidad y la estimulación precoz. En el capítulo tercero se explica la reeducación del habla y del lenguaje, siguiendo el método Bobath, el método Tardieu y el método Bliss. En el capítulo cuarto se explica la reeducación motriz, la fisioterapia, la terapia ocupacional y la cirugía ortopédica, algunas sugerencias de ayudas y adaptaciones, medicaciones relajantes musculares, actividades de juego y el desarrollo de otros métodos. En el capítulo quinto se explica el papel diferencial del pedagogo en la reeducación del paralítico cerebral. El papel principal del pedagogo será el de programar actividades para que el niño desarrolle todas sus potencialidades tanto en el plano afectivo, cognitivo y psicomotor. 1) El pedagogo deberá establecer una perfecta coordinación entre familia y escuela. 2) La escuela brindará a la familia las pautas de actuación para una reeducación eficaz y duradera. 3) El pedagogo deberá adaptar los recursos didácticos a las peculiaridades de estos niños. 4) El pedagogo deberá tener material que desarrolle la percepción visual, la percepción táctil y lenguaje. 5) La labor fundamental del pedagogo será la de favorecer la integración del niño para que éste se desenvuelva en la sociedad, que realmente los centros de parálisis cerebral tiendan a desaparecer. 6) El pedagogo fomentará mediante una labor de mentalización de padres, alumnos, sociedad y profesores.

Texturas : unidad didáctica.

Esta unidad didáctica tiene como finalidad cubrir la parte práctica del área plástica y visual, a impartir en el ciclo de enseñanza secundaria obligatoria, y que fue celebrado en Astorga (León). Los participantes han sido cinco profesores pertenecientes a los siguientes centros de Astorga: Colegio La Salle, Colegio La Milagrosa, Instituto Ricardo Gullón. Se ha procurado que la unidad didáctica, temporalizada en seis horas, vaya dirigida a chicos y chicas de catorce y quince años, procedentes del mundo rural y urbano. Para el desarrollo de la unidad didáctica se ha tenido en cuenta que gran parte de los estímulos que recibimos del exterior son de naturaleza visual o táctil y que ésta información proviene de dos grandes fuentes: la que proporciona la naturaleza y la que proviene de la actividad y creación humanas donde están incluidos el diseño y las artes en general; pudiendo observar cómo en nuestra civilización se ha atrofiado el sentido y la conciencia sobre los materiales, sus cualidades y posibilidades expresivas. Por eso se hace evidente la necesidad de desarrollar en los alumnos las capacidades de expresión, análisis, crítica, apreciación y categorización de las imágenes, dado el cúmulo de información visual a la que estamos sometidos. Los objetivos generales han sido cuatro: 1) Percibir e interpretar críticamente las imágenes y las formas de su entorno, siendo sensible a sus cualidades plásticas, estéticas y funcionales, 2) Respetar y apreciar otros modos de expresión visual y plástica, distintos del propio y de los modos dominantes en el entorno, 3) Valorar la importancia del lenguaje visual y plástico como medio de expresión, sentimientos e ideas, superar inhibiciones y apreciar su contribución al equilibrio y bienestar personal, 4) Apreciar las posibilidades expresivas que ofrece la investigación con diversas técnicas plásticas y visuales, valorando elesfuerzo de superación que supone el proceso creativo. La metodología aplicada ha consistido en 'tocar, organizar y crear', pretendiendo que el alumno perciba la gran variedad de sensaciones que puede experimentar a través del tacto y la vista, analizando el cambio que se produce en los materiales al alterar su entorno. El proceso seguido ha consistido en proponer cinco actividades principales y otras varias de refuerzo, tales como presentar materiales con texturas diferentes, elaboración de una composición sobre cartulina mediante la técnica del estarcido, elaboración de un collage, etc. Los recursos utilizados han sido muy variados: gama de texturas naturales y artificiales, papeles y plásticos, tijeras, punzón y cuchilla, telas, acuarelas, etc. La evaluación de los alumnos será contínua. se evalúan los recursos materiales, la eficacia de los métodos respecto a la metodología propuesta, el trabajo de los alumnos y la unidad didáctica en conjunto.

Un programa informático de habilidades visuo-espaciales como recurso educativo.

Resumen basado en el de la publicación

O ensino de informática para crianças: um estímulo à aprendizagem

The use of computers in childhood education makes it possible for them to acquire knowledge in a fun way through games. This paper describes the experience of implementing the course “Computers for Children”, which is part of a University Extension Program at the School of Dentistry at UNESP - Araraquara. This course is offered to children aged 5-7 years old and it aims, not only, to offer children, via computer, a direct contact with new teaching technologies, but also, to help them develop both their motor and logical thinking abilities through educational games. The children that participated in this course are from the Children’s Center “Casinha de Abelha” at the UNESP -Araraquara and also from the Municipal Recreation and Educational Centers also in Araraquara, SP, Brazil. The software resources used in this course to teach computer skills are the educational games “Coelho Sabido Maternal”, “A Estrela Cintilante” and “Festa dos Dentinhos”. The children’s learning and the level of difficulty in using the computer as a tool were evaluated. It was possible to conclude that the course has been contributing to the digital inclusion of children aged 5-7 years old, in addition to training their visual and audio perception, their motor coordination and memorization, hence developing skills that are essential to the children’s literacy process.

Sentidos y belleza en Tomás de Aquino

La percepción de lo bello, algo que alcanza al hombre como totalidad, se inicia en los sentidos, entre los cuales Tomás de Aquino ha privilegiado a la vista y al oído. Este hecho pone a la luz dos aspectos que el presente trabajo quiere destacar: por una parte, el respeto que el Aquinate ha mostrado a una tradición que, originada en Platón y comunicada por Agustín al medioevo, hace de la vista y el oído los únicos sentido capaces de percibir la belleza. Por otra parte, destaca que los análisis elaborados por Tomás sobre el tema constituyen un aporte a la especulación tradicional. Así, esta ponencia se ocupará de la vinculación entre lo bello, la vista y el oído, tanto en sus fuentes cuanto en las contribuciones efectuadas por el Aquinate.

El ver sensible en Tomás de Aquino : replanteamiento de una objeción

La conocida tesis de Tomás de Aquino de que el ver «es el más elevado de todos [los sentidos]» (De anima, c13) está detrás de la metáfora de la vista como expresión del conocer y de la afirmación de que este sentido es el más inmaterial (y más próximo a lo espiritual) de todos los sentidos externos. Esta noción de ‘ver’ (y de ‘sentir’) presentaba dos elementos constitutivos de todo sentido: lo que tenía como inmutación o impresión (contacto con la realidad) y su carácter formal (aprehensor de la forma sensible). Lograr una posición unitaria que integre tanto el elemento impresivo (dador de realidad) como aprehensivo o cognoscitivo ha sido también el intento de posturas filosóficas contemporáneas (como la de Zubiri) respondiendo a posiciones insuficientes que o bien han primado el elemento de inmediatez, o han señalado el sentir como mero dador de contenido a la inteligencia. Así, este autor revisa las formas de interpretar el sentido, señalando la primariedad del sentido del tacto y la fundamentalidad de éste para la comprensión del verdadero estatuto del sentir humano, poniendo de nuevo en actualidad la reflexión del Aquinate sobre el sentir, indicando a su vez la diferencia de planteamientos de ambos autores.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Nuevos Esquemas de Visualizaciones para Mejorar la Comprensibilidad de Modelos de Data Mining

La gran cantidad de datos que se registran diariamente en los sistemas de base de datos de las organizaciones ha generado la necesidad de analizarla. Sin embargo, se enfrentan a la complejidad de procesar enormes volúmenes de datos a través de métodos tradicionales de análisis. Además, dentro de un contexto globalizado y competitivo las organizaciones se mantienen en la búsqueda constante de mejorar sus procesos, para lo cual requieren herramientas que les permitan tomar mejores decisiones. Esto implica estar mejor informado y conocer su historia digital para describir sus procesos y poder anticipar (predecir) eventos no previstos. Estos nuevos requerimientos de análisis de datos ha motivado el desarrollo creciente de proyectos de minería de datos. El proceso de minería de datos busca obtener desde un conjunto masivo de datos, modelos que permitan describir los datos o predecir nuevas instancias en el conjunto. Implica etapas de: preparación de los datos, procesamiento parcial o totalmente automatizado para identificar modelos en los datos, para luego obtener como salida patrones, relaciones o reglas. Esta salida debe significar un nuevo conocimiento para la organización, útil y comprensible para los usuarios finales, y que pueda ser integrado a los procesos para apoyar la toma de decisiones. Sin embargo, la mayor dificultad es justamente lograr que el analista de datos, que interviene en todo este proceso, pueda identificar modelos lo cual es una tarea compleja y muchas veces requiere de la experiencia, no sólo del analista de datos, sino que también del experto en el dominio del problema. Una forma de apoyar el análisis de datos, modelos y patrones es a través de su representación visual, utilizando las capacidades de percepción visual del ser humano, la cual puede detectar patrones con mayor facilidad. Bajo este enfoque, la visualización ha sido utilizada en minería datos, mayormente en el análisis descriptivo de los datos (entrada) y en la presentación de los patrones (salida), dejando limitado este paradigma para el análisis de modelos. El presente documento describe el desarrollo de la Tesis Doctoral denominada “Nuevos Esquemas de Visualizaciones para Mejorar la Comprensibilidad de Modelos de Data Mining”. Esta investigación busca aportar con un enfoque de visualización para apoyar la comprensión de modelos minería de datos, para esto propone la metáfora de modelos visualmente aumentados. ABSTRACT The large amount of data to be recorded daily in the systems database of organizations has generated the need to analyze it. However, faced with the complexity of processing huge volumes of data over traditional methods of analysis. Moreover, in a globalized and competitive environment organizations are kept constantly looking to improve their processes, which require tools that allow them to make better decisions. This involves being bettered informed and knows your digital story to describe its processes and to anticipate (predict) unanticipated events. These new requirements of data analysis, has led to the increasing development of data-mining projects. The data-mining process seeks to obtain from a massive data set, models to describe the data or predict new instances in the set. It involves steps of data preparation, partially or fully automated processing to identify patterns in the data, and then get output patterns, relationships or rules. This output must mean new knowledge for the organization, useful and understandable for end users, and can be integrated into the process to support decision-making. However, the biggest challenge is just getting the data analyst involved in this process, which can identify models is complex and often requires experience not only of the data analyst, but also the expert in the problem domain. One way to support the analysis of the data, models and patterns, is through its visual representation, i.e., using the capabilities of human visual perception, which can detect patterns easily in any context. Under this approach, the visualization has been used in data mining, mostly in exploratory data analysis (input) and the presentation of the patterns (output), leaving limited this paradigm for analyzing models. This document describes the development of the doctoral thesis entitled "New Visualizations Schemes to Improve Understandability of Data-Mining Models". This research aims to provide a visualization approach to support understanding of data mining models for this proposed metaphor visually enhanced models.

Características colorimétricas de una pantalla con tecnología OLED

En este trabajo se han presentado las características colorimétricas de una pantalla OLED, valorando la luminancia, rango dinámico, constancia de primarios, aditividad y dependencia de canales, además de comprobar si puede aplicarse un método físico de caracterización. También, se ha evaluado la gama de color reproducible por este dispositivo considerando el sólido de color teórico asociado al mismo. Se ha comprobado que esta pantalla OLED presenta una buena constancia de cromaticidad de los primarios, pero un nivel de aditividad bajo, hecho que no garantiza que pueda utilizarse el método de caracterización GOG directamente, sino que tenga que realizarse una modificación para asegurar una buena caracterización. También, se ha comprobado que la gama real de colores es más pequeña que la gama de color teórica obtenida a partir del blanco de la pantalla. No obstante, este trabajo es un estudio preliminar que debería completarse con el estudio de diferentes dispositivos basados en tecnología OLED con el fin de conocer adecuadamente sus propiedades colorimétricas.

El software libre como apoyo a la docencia virtual

Comunicación y póster presentados en las VIII Jornadas de Redes de Investigación en Docencia Universitaria "Nuevas titulaciones y cambio universitario", Alicante, 8-9 Julio 2010.

Laboratorio virtual de uso libre para experimentos visuales

Comunicación y póster presentados en las VIII Jornadas de Redes de Investigación en Docencia Universitaria "Nuevas titulaciones y cambio universitario", Alicante, 8-9 Julio 2010.

Implementación de docencia semipresencial en Óptica Fisiológica III (Diplomatura en Óptica y Optometría)

Póster y resumen de la comunicación presentada en el VI Congreso Internacional de Docencia Universitaria e Innovación (CIDUI), Barcelona, 30 junio-2 julio 2010.