Uuden sukupolven sähköturvamittalaitteen prosessorikortin suunnittelu

Suomessa tuotetaan sähköä eri energialähteistä sekä menetelmistä. Pääosa sähköstä tuotetaan ydinenergian-, vesivoiman-, ja maakaasun avulla. Sähköä hyödynnetään niin kuluttaja- ja ammattilaiskäytössä erilaisten sähkölaitteiden muodossa. Useat sähkölaitteista toimivat joko AC- tai DC-virralla, tietyllä jännitealueella. Mikäli sähkölaitteiden valmistajat haluavat markkinoida tuotteitansa CE-hyväksytysti, tulee niiden täyttää tietyt vaatimukset. Eräs toteutettava direktiivi on pienjännitedirektiivi, minkä toteuttamalla sähkölaitetta voidaan markkinoida Euroopan Talousalueella, tällöin sähkölaite täyttää CE-merkinnän vaatimukset. Valmistettavista sähkölaitteista on kyettävä suorittamaan sähköturvamittauksia, sähköturvamittalaitteilla, jotka myös kehittyvät ja hyödyntävät nykyaikaista teknologiaa. Nykyaikaisen teknologian ansiosta sähköturvamittalaitteita voidaan soveltaa myös muunlaiseen sähköisiin mittauksiin,kuten jännite- ja virtamittauksin.Diplomityössä esitellään, kuinka modernin optisen tiedonsiirron omaavan sähköturvamittalaitteen prosessorikortti oheiskomponentteineen on suunniteltu ja toteutettu valmiiksi prototyypiksi.

Kestomagneettitahtikoneen emulointi digitaalisella signaaliprosessorilla

Sähkökäytön suunnittelussa säätöä voidaan testata useassa tapauksessa reaaliaikasimulaattorilla todellisen laitteiston sijaan. Monet reaaliaikasimulaatioiden perustana käytetyt algoritmit soveltuvat täysinohjatulle invertterisillalle. Eräissä sovelluksissa halutaan kuitenkin käyttää puoliksiohjattua siltaa. Puoliksiohjattulla sillalla mallin kausaalisuus voi kääntyä, mitä perinteiset reaaliaikasimulaattorit eivät pysty simuloimaan Tässä työssä oli tavoitteena kehittää reaaliaikasimulaattori puoliksiohjatulle kestomagneettitahtikonekäytölle. Emulaattoriin mallinnettiin todellisen käytön kestomagneettitahtikone ja invertterisilta. Simulaattori toteutettiin digitaaliselle signaaliprosessorille (DSP) ja mittauksiin liittyvät oheislaitteet mallinnettiin FPGA-piirille. Emulaattoriin liitettiin erillinen säätäjä, jota käytettiin myös todellisen sähkökäytön säätämiseen. Emulaattorilla ja todellisella käytöllä tehtyjä mittauksia verrattiin ja emuloimalla saadut tulokset vastasivat melko hyvin todellisesta käytöstä mitattuja.

Web-sovellus Google App Engine alustalle

App Engine on lyhenne englanninkielisistä termeistä application, sovellus ja engine, moottori. Kyseessä on Google, Inc. -konsernin toteuttama kaupallinen palvelu, joka noudattaa pilvimallin tietojenkäsittelyn periaatteita ja mahdollistaa asiakkaan oman sovelluskehityksen. Järjestelmään on mahdollista ohjelmoida itse ideoitu palvelu Internet - verkon välityksellä käytettäväksi, joko yksityisesti tai julkisesti. Kyse on siis hajautetusta palvelinjärjestelmästä, jonka tarjoaa dynaamisesti kuormitukseen sopeutuvan sovellusalustan, jossa asiakas ei vuokraa virtuaalikoneita. Myös järjestelmän tarjoama tallennuskapasiteetti on saatavilla joustavasti. Itse kandidaatintyössä syvennytään yksityiskohtaisemmin sovelluksen toteuttamiseen palvelussa, rajoitteisiin ja soveltuvuuteen. Alussa käydään läpi pilvikäsite, joista monilla tietokoneiden käyttäjillä on epäselvä käsitys. Erilaisia kokonaisuuksia voidaan luoda erittäin monella tavalla, joista rajaamme käsittelyn kohteeksi toteuttamiskelpoiset yleiset ratkaisut.

Vaihtosuuntaajan reaaliaikainen lämpömalli

Vaihtosuuntaajan IGBT-moduulin liitosten lämpötiloja ei voida suoraan mitata, joten niiden arviointiin tarvitaan reaaliaikainen lämpömalli. Tässä työssä on tavoitteena kehittää tähän tarkoitukseen C-kielellä implementoitu ratkaisu, joka on riittävän tarkka ja samalla mahdollisimman laskennallisesti tehokas. Ohjelmallisen toteutuksen täytyy myös sopia erilaisille moduulityypeille ja sen on tarvittaessa otettava huomioon saman moduulin muiden sirujen lämmittävä vaikutus toisiinsa. Kirjallisuuskatsauksen perusteella valitaan olemassa olevista lämpömalleista käytännön toteutuksen pohjaksi lämpöimpedanssimatriisiin perustuva malli. Lämpöimpedanssimatriisista tehdään Simulink-ohjelmalla s-tason simulointimalli, jota käytetään referenssinä muun muassa implementoinnin tarkkuuden verifiointiin. Lämpömalli tarvitsee tiedon vaihtosuuntaajan häviöistä, joten työssä on selvitetty eri vaihtoehtoja häviölaskentaan. Lämpömallin kehittäminen s-tason mallista valmiiksi C-kieliseksi koodiksi on kuvattu tarkasti. Ensin s-tason malli diskretoidaan z-tasoon. Z-tason siirtofunktiot muutetaan puolestaan ensimmäisen kertaluvun differenssiyhtälöiksi. Työssä kehitetty monen aikatason lämpömalli saadaan jakamalla ensimmäisen kertaluvun differenssiyhtälöt eri aikatasoille suoritettavaksi sen mukaan, mikä niiden kuvaileman termin vaatima päivitysnopeus on. Tällainen toteutus voi parhaimmillaan kuluttaa alle viidesosan kellojaksoja verrattuna suoraviivaiseen yhden aikatason toteutukseen. Implementoinnin tarkkuus on hyvä. Implementoinnin vaatimia suoritusaikoja testattiin Texas Instrumentsin TMS320C6727- prosessorilla (300 MHz). Esimerkkimallin laskemisen määritettiin kuluttavan vaihtosuuntaajan toimiessa 5 kHz kytkentätaajuudella vain 0,4 % prosessorin kellojaksoista. Toteutuksen tarkkuus ja laskentakapasiteetin vähäinen vaatimus mahdollistavat lämpömallin käyttämisen lämpösuojaukseen ja lisäämisen osaksi muuta jo prosessorilla olemassa olevaa systeemiä.

Exploring Adaptive Implementation of On-Chip Networks

As technology geometries have shrunk to the deep submicron regime, the communication delay and power consumption of global interconnections in high performance Multi- Processor Systems-on-Chip (MPSoCs) are becoming a major bottleneck. The Network-on- Chip (NoC) architecture paradigm, based on a modular packet-switched mechanism, can address many of the on-chip communication issues such as performance limitations of long interconnects and integration of large number of Processing Elements (PEs) on a chip. The choice of routing protocol and NoC structure can have a significant impact on performance and power consumption in on-chip networks. In addition, building a high performance, area and energy efficient on-chip network for multicore architectures requires a novel on-chip router allowing a larger network to be integrated on a single die with reduced power consumption. On top of that, network interfaces are employed to decouple computation resources from communication resources, to provide the synchronization between them, and to achieve backward compatibility with existing IP cores. Three adaptive routing algorithms are presented as a part of this thesis. The first presented routing protocol is a congestion-aware adaptive routing algorithm for 2D mesh NoCs which does not support multicast (one-to-many) traffic while the other two protocols are adaptive routing models supporting both unicast (one-to-one) and multicast traffic. A streamlined on-chip router architecture is also presented for avoiding congested areas in 2D mesh NoCs via employing efficient input and output selection. The output selection utilizes an adaptive routing algorithm based on the congestion condition of neighboring routers while the input selection allows packets to be serviced from each input port according to its congestion level. Moreover, in order to increase memory parallelism and bring compatibility with existing IP cores in network-based multiprocessor architectures, adaptive network interface architectures are presented to use multiple SDRAMs which can be accessed simultaneously. In addition, a smart memory controller is integrated in the adaptive network interface to improve the memory utilization and reduce both memory and network latencies. Three Dimensional Integrated Circuits (3D ICs) have been emerging as a viable candidate to achieve better performance and package density as compared to traditional 2D ICs. In addition, combining the benefits of 3D IC and NoC schemes provides a significant performance gain for 3D architectures. In recent years, inter-layer communication across multiple stacked layers (vertical channel) has attracted a lot of interest. In this thesis, a novel adaptive pipeline bus structure is proposed for inter-layer communication to improve the performance by reducing the delay and complexity of traditional bus arbitration. In addition, two mesh-based topologies for 3D architectures are also introduced to mitigate the inter-layer footprint and power dissipation on each layer with a small performance penalty.

Geometric nonlinear dynamic analysis of plates and shells using eight-node hexahedral finite elements with reduced integration

This work presents a geometric nonlinear dynamic analysis of plates and shells using eight-node hexahedral isoparametric elements. The main features of the present formulation are: (a) the element matrices are obtained using reduced integrations with hourglass control; (b) an explicit Taylor-Galerkin scheme is used to carry out the dynamic analysis, solving the corresponding equations of motion in terms of velocity components; (c) the Truesdell stress rate tensor is used; (d) the vector processor facilities existing in modern supercomputers were used. The results obtained are comparable with previous solutions in terms of accuracy and computational performance.

Scheduling dynamic dataflow graphs with model checking

With the shift towards many-core computer architectures, dataflow programming has been proposed as one potential solution for producing software that scales to a varying number of processor cores. Programming for parallel architectures is considered difficult as the current popular programming languages are inherently sequential and introducing parallelism is typically up to the programmer. Dataflow, however, is inherently parallel, describing an application as a directed graph, where nodes represent calculations and edges represent a data dependency in form of a queue. These queues are the only allowed communication between the nodes, making the dependencies between the nodes explicit and thereby also the parallelism. Once a node have the su cient inputs available, the node can, independently of any other node, perform calculations, consume inputs, and produce outputs. Data ow models have existed for several decades and have become popular for describing signal processing applications as the graph representation is a very natural representation within this eld. Digital lters are typically described with boxes and arrows also in textbooks. Data ow is also becoming more interesting in other domains, and in principle, any application working on an information stream ts the dataflow paradigm. Such applications are, among others, network protocols, cryptography, and multimedia applications. As an example, the MPEG group standardized a dataflow language called RVC-CAL to be use within reconfigurable video coding. Describing a video coder as a data ow network instead of with conventional programming languages, makes the coder more readable as it describes how the video dataflows through the different coding tools. While dataflow provides an intuitive representation for many applications, it also introduces some new problems that need to be solved in order for data ow to be more widely used. The explicit parallelism of a dataflow program is descriptive and enables an improved utilization of available processing units, however, the independent nodes also implies that some kind of scheduling is required. The need for efficient scheduling becomes even more evident when the number of nodes is larger than the number of processing units and several nodes are running concurrently on one processor core. There exist several data ow models of computation, with different trade-offs between expressiveness and analyzability. These vary from rather restricted but statically schedulable, with minimal scheduling overhead, to dynamic where each ring requires a ring rule to evaluated. The model used in this work, namely RVC-CAL, is a very expressive language, and in the general case it requires dynamic scheduling, however, the strong encapsulation of dataflow nodes enables analysis and the scheduling overhead can be reduced by using quasi-static, or piecewise static, scheduling techniques. The scheduling problem is concerned with nding the few scheduling decisions that must be run-time, while most decisions are pre-calculated. The result is then an, as small as possible, set of static schedules that are dynamically scheduled. To identify these dynamic decisions and to find the concrete schedules, this thesis shows how quasi-static scheduling can be represented as a model checking problem. This involves identifying the relevant information to generate a minimal but complete model to be used for model checking. The model must describe everything that may affect scheduling of the application while omitting everything else in order to avoid state space explosion. This kind of simplification is necessary to make the state space analysis feasible. For the model checker to nd the actual schedules, a set of scheduling strategies are de ned which are able to produce quasi-static schedulers for a wide range of applications. The results of this work show that actor composition with quasi-static scheduling can be used to transform data ow programs to t many different computer architecture with different type and number of cores. This in turn, enables dataflow to provide a more platform independent representation as one application can be fitted to a specific processor architecture without changing the actual program representation. Instead, the program representation is in the context of design space exploration optimized by the development tools to fit the target platform. This work focuses on representing the dataflow scheduling problem as a model checking problem and is implemented as part of a compiler infrastructure. The thesis also presents experimental results as evidence of the usefulness of the approach.

Local Binary Patterns in Focal-Plane Processing. Analysis and Applications

Feature extraction is the part of pattern recognition, where the sensor data is transformed into a more suitable form for the machine to interpret. The purpose of this step is also to reduce the amount of information passed to the next stages of the system, and to preserve the essential information in the view of discriminating the data into different classes. For instance, in the case of image analysis the actual image intensities are vulnerable to various environmental effects, such as lighting changes and the feature extraction can be used as means for detecting features, which are invariant to certain types of illumination changes. Finally, classification tries to make decisions based on the previously transformed data. The main focus of this thesis is on developing new methods for the embedded feature extraction based on local non-parametric image descriptors. Also, feature analysis is carried out for the selected image features. Low-level Local Binary Pattern (LBP) based features are in a main role in the analysis. In the embedded domain, the pattern recognition system must usually meet strict performance constraints, such as high speed, compact size and low power consumption. The characteristics of the final system can be seen as a trade-off between these metrics, which is largely affected by the decisions made during the implementation phase. The implementation alternatives of the LBP based feature extraction are explored in the embedded domain in the context of focal-plane vision processors. In particular, the thesis demonstrates the LBP extraction with MIPA4k massively parallel focal-plane processor IC. Also higher level processing is incorporated to this framework, by means of a framework for implementing a single chip face recognition system. Furthermore, a new method for determining optical flow based on LBPs, designed in particular to the embedded domain is presented. Inspired by some of the principles observed through the feature analysis of the Local Binary Patterns, an extension to the well known non-parametric rank transform is proposed, and its performance is evaluated in face recognition experiments with a standard dataset. Finally, an a priori model where the LBPs are seen as combinations of n-tuples is also presented

Usean näytön hyödyntäminen Windows-ympäristössä

Tässä kandidaatintyössä luodaan kattava katsaus erilaisiin PC-laiteissa toimiviin usean näytön käyttöönottomenetelmiin, joita on olemassa useita ominaisuuksiltaan ja käyttötarkoituksiltaan erilaisia. Työssä perehdytään Windowsin usean näytön tuen historiaan ja sen kehitykseen eri Windows versioiden välillä tuen alkuajoista 1990-luvulta nykyaikaan aina viimeisimpiin Windows käyttöjärjestelmiin asti. Lopuksi tarkastellaan vielä pelien usean näytön tukea ja kuinka hyödyntää useaa näyttöä sellaisissa peleissä, jotka eivät sitä sisäänrakennetusti tue.

Análise de imagens digitais de plântulas para avaliação do vigor de sementes de milho

A análise de imagens digitais tem grande potencial de uso na determinação do vigor de sementes. Associada ao teste de crescimento de plântulas, essa técnica possibilita a análise dimensional de imagens com rapidez e precisão. O resultado é a extensão total de cada plântula via quantificação computadorizada do comprimento de suas partes constituintes. Assim, o objetivo do trabalho foi estudar o vigor de lotes de sementes de milho, por meio do teste de crescimento de plântulas, utilizando-se a análise de imagens. Plântulas de milho (genótipo AG122) foram retiradas do germinador ao quarto dia de desenvolvimento e ordenadas sobre uma folha de poliéster transparente na superfície de um "scanner" para a captação das imagens. Desenvolveu-se uma rotina de processamento no programa "Scil-Image" para a análise das imagens digitais obtidas das plântulas. Houve medição computadorizada da extensão total, com a soma do comprimento do coleóptilo ao comprimento da maior raiz da plântula e, também ao tamanho de todo sistema radicular. As plântulas foram mensuradas manualmente, visando a comparação com o método em estudo. Com os resultados verificou-se que a técnica digital possibilita a associação dos dados obtidos no processamento a eventuais diferenças de vigor existentes em lotes de sementes de milho, de maneira similar a outros métodos destinados à avaliação do vigor de sementes da referida espécie.

Lihasperäiselle kreatiinikinaasille spesifinen immunomääritys Duchennen lihasdystrofian seulontaa varten

Duchennen lihasdystrofia (engl. Duchenne muscular dystrophy, DMD) on lähes pelkästään pojilla ilmenevä perinnöllinen lihasrappeumatauti, joka johtaa kuolemaan noin 25 vuoden iässä. Noin yksi 3500–6000 pojasta sairastaa DMD:tä. Taudin aiheuttaa X-kromosomissa sijaitsevan dystrofiinigeenin mutaatio, jonka seurauksena toimivaa, lihaksia koossapitävää dystrofiinia ei tuotu. Kliinisissä testeissä on lupaavia hoitoja, joten DMD:n vastasyntyneiden seulonnan aloittamista harkitaan. DMD:n seulonnassa analyyttina olisi mahdollista käyttää lihasperäistä kreatiinikinaasia (engl. muscle-type creatine kinase tai creatine kinase MM isoform, CK-MM), jota päätyy vereen lihassolujen vaurioituessa. DMD:tä sairastavilla vastasyntyneillä CK-MM:n määrä veressä on moninkertainen terveisiin vastasyntyneisiin verrattuna lihasten rappeutumisesta johtuen. Perinteisesti kreatiinikinaasia on mitattu entsyymiaktiivisuusmäärityksillä, jotka mittaavat kaikkia kreatiinikinaasimuotoja eli myös sydänperäistä ja aivoperäistä kreatiinikinaasia (CK-MB ja CK-BB). Työn tarkoituksena oli kehittää kuivatuista veritäplistä tehtävä CK-MM:lle spesifinen kaksipuoleinen immunomääritys, joka olisi siirrettävissä PerkinElmerin automaattiselle GSP® Genetic Screening Processor -analysaattorille. Työ suoritettiin kolmessa vaiheessa. Ensimmäiseksi vertailtiin kaupallisesti saatavilla olevien CK-MM-vasta-aineiden affiniteetteja biosensorilla. Seuraavassa vaiheessa pystytettiin manuaalinen kaksipuoleinen immunomääritys käyttäen ensimmäisessä vaiheessa valittuja vasta-aineita ja optimoitiin immunomäärityksen parametreja. Lopuksi immunomääritys sovitettiin GSP-laitteelle. Biosensorimittausten ja manuaalisten immunomääritysten tulosten perusteella valittiin kaksi potentiaalista leimavasta-ainetta ja yksi sitojavasta-aineeksi sopiva vasta-aine. Niitä käytettäessä määritys on melko spesifinen CK-MM:lle, sillä CK-BB ei tuottanut lainkaan signaalia ja CK-MB:n ristireaktiivisuus oli noin 7 %. GSP-laitteella mitattaessa DMD:tä sairastavien (n = 10) CK-MM-pitoisuuksien mediaani (vaihteluväli) oli 7590 ng/ml (1490–13400 ng/ml) ja terveiden vastasyntyneiden (n = 8) 165 ng/ml (108–263 ng/ml). Määrityksen dynaamista mittausaluetta ei vielä selvitetty, mutta alustavien mittausten perusteella se kattaa terveiden vastasyntyneiden pitoisuudet ja sairaiden pitoisuudet ainakin 8770 ng/ml asti, mikä mahdollistaa sairaiden erottumisen. Työssä kehitetty määritys vaikuttaa siis sopivalta DMD:n seulontaan vastasyntyneiltä.

Molecular mechanics calculations on some phosphine oxide metal complexes in aqueous and organic solvents

Molecular mechanics calculations were done on tetrahedral phosphine oxide zinc complexes in simulated water, benzene and hexane phases using the DREIDING II force field in the BIOGRAF molecular modeling program. The SUN workstation computer (SUN_ 4c, with SPARK station 1 processor) was used for the calculations. Experimental structural information used in the parameterization was obtained from the September 1989 version of the Cambridge Structural Database. 2 Steric and solvation energies were calculated for complexes of the type ZnCl2 (RlO)2' The calculations were done with and without inclusion of electrostatic interactions. More reliable simulation results were obtained without inclusion of charges. In the simulated gas phase, the steric energies increase regularly with number of carbons in the alkyl group, whereas they go through a maximum when solvent shells are included in the calculation. Simulated distribution ratios vary with chain length and type of chain branching and the complexes are found to be more favourable for extraction by benzene than by hexane, in accord with experimental data. Also, in line with what would be expected for a favorable extraction, calculations without electrostatics predict that the complexes are better solvated by the organic solvents than by water.

Approche efficace pour la conception des architectures multiprocesseurs sur puce électronique

Les systèmes multiprocesseurs sur puce électronique (On-Chip Multiprocessor [OCM]) sont considérés comme les meilleures structures pour occuper l'espace disponible sur les circuits intégrés actuels. Dans nos travaux, nous nous intéressons à un modèle architectural, appelé architecture isométrique de systèmes multiprocesseurs sur puce, qui permet d'évaluer, de prédire et d'optimiser les systèmes OCM en misant sur une organisation efficace des nœuds (processeurs et mémoires), et à des méthodologies qui permettent d'utiliser efficacement ces architectures. Dans la première partie de la thèse, nous nous intéressons à la topologie du modèle et nous proposons une architecture qui permet d'utiliser efficacement et massivement les mémoires sur la puce. Les processeurs et les mémoires sont organisés selon une approche isométrique qui consiste à rapprocher les données des processus plutôt que d'optimiser les transferts entre les processeurs et les mémoires disposés de manière conventionnelle. L'architecture est un modèle maillé en trois dimensions. La disposition des unités sur ce modèle est inspirée de la structure cristalline du chlorure de sodium (NaCl), où chaque processeur peut accéder à six mémoires à la fois et où chaque mémoire peut communiquer avec autant de processeurs à la fois. Dans la deuxième partie de notre travail, nous nous intéressons à une méthodologie de décomposition où le nombre de nœuds du modèle est idéal et peut être déterminé à partir d'une spécification matricielle de l'application qui est traitée par le modèle proposé. Sachant que la performance d'un modèle dépend de la quantité de flot de données échangées entre ses unités, en l'occurrence leur nombre, et notre but étant de garantir une bonne performance de calcul en fonction de l'application traitée, nous proposons de trouver le nombre idéal de processeurs et de mémoires du système à construire. Aussi, considérons-nous la décomposition de la spécification du modèle à construire ou de l'application à traiter en fonction de l'équilibre de charge des unités. Nous proposons ainsi une approche de décomposition sur trois points : la transformation de la spécification ou de l'application en une matrice d'incidence dont les éléments sont les flots de données entre les processus et les données, une nouvelle méthodologie basée sur le problème de la formation des cellules (Cell Formation Problem [CFP]), et un équilibre de charge de processus dans les processeurs et de données dans les mémoires. Dans la troisième partie, toujours dans le souci de concevoir un système efficace et performant, nous nous intéressons à l'affectation des processeurs et des mémoires par une méthodologie en deux étapes. Dans un premier temps, nous affectons des unités aux nœuds du système, considéré ici comme un graphe non orienté, et dans un deuxième temps, nous affectons des valeurs aux arcs de ce graphe. Pour l'affectation, nous proposons une modélisation des applications décomposées en utilisant une approche matricielle et l'utilisation du problème d'affectation quadratique (Quadratic Assignment Problem [QAP]). Pour l'affectation de valeurs aux arcs, nous proposons une approche de perturbation graduelle, afin de chercher la meilleure combinaison du coût de l'affectation, ceci en respectant certains paramètres comme la température, la dissipation de chaleur, la consommation d'énergie et la surface occupée par la puce. Le but ultime de ce travail est de proposer aux architectes de systèmes multiprocesseurs sur puce une méthodologie non traditionnelle et un outil systématique et efficace d'aide à la conception dès la phase de la spécification fonctionnelle du système.

Le progiciel PoweR : un outil de recherche reproductible pour faciliter les calculs de puissance de certains tests d'hypothèses au moyen de simulations de Monte Carlo

Notre progiciel PoweR vise à faciliter l'obtention ou la vérification des études empiriques de puissance pour les tests d'ajustement. En tant que tel, il peut être considéré comme un outil de calcul de recherche reproductible, car il devient très facile à reproduire (ou détecter les erreurs) des résultats de simulation déjà publiés dans la littérature. En utilisant notre progiciel, il devient facile de concevoir de nouvelles études de simulation. Les valeurs critiques et puissances de nombreuses statistiques de tests sous une grande variété de distributions alternatives sont obtenues très rapidement et avec précision en utilisant un C/C++ et R environnement. On peut même compter sur le progiciel snow de R pour le calcul parallèle, en utilisant un processeur multicœur. Les résultats peuvent être affichés en utilisant des tables latex ou des graphiques spécialisés, qui peuvent être incorporés directement dans vos publications. Ce document donne un aperçu des principaux objectifs et les principes de conception ainsi que les stratégies d'adaptation et d'extension.

Comparabilité entre modalités d’évaluation TIC et papier-crayon : cas de productions écrites en français en cinquième secondaire au Québec

Au niveau méthodologique, ce travail innove en combinant plusieurs moyens d'observation complémentaires sur le processus d'écriture et sur le processus de correction. Les observations qualitatives ainsi recueillies sont retranscrites en les combinant selon l'ordre chronologique d'apparition, puis elles sont traitées et analysées sous le logiciel QDA Miner.