A practical method for testing high-speed networking hardware architectures

This paper deals with the key issues encountered in testing during the development of high-speed networking hardware systems by documenting a practical method for "real-life like" testing. The proposed method is empowered by modern and commonly available Field Programmable Gate Array (FPGA) technology. Innovative application of standard FPGA blocks in combination with reconfigurability are used as a back-bone of the method. A detailed elaboration of the method is given so as to serve as a general reference. The method is fully characterised and compared to alternatives through a case study proving it to be the most efficient and effective one at a reasonable cost.

A compositional framework for hardware/software co-design

We describe a compositional framework, together with its supporting toolset, for hardware/software co-design. Our framework is an integration of a formal approach within a traditional design flow. The formal approach is based on Interval Temporal Logic and its executable subset, Tempura. Refinement is the key element in our framework because it will derive from a single formal specification of the system the software and hardware parts of the implementation, while preserving all properties of the system specification. During refinement simulation is used to choose the appropriate refinement rules, which are applied automatically in the HOL system. The framework is illustrated with two case studies. The work presented is part of a UK collaborative research project between the Software Technology Research Laboratory at the De Montfort University and the Oxford University Computing Laboratory.

Hardware development of the Yorick series of active vision systems

This paper presents a review of the design and development of the Yorick series of active stereo camera platforms and their integration into real-time closed loop active vision systems, whose applications span surveillance, navigation of autonomously guided vehicles (AGVs), and inspection tasks for teleoperation, including immersive visual telepresence. The mechatronic approach adopted for the design of the first system, including head/eye platform, local controller, vision engine, gaze controller and system integration, proved to be very successful. The design team comprised researchers with experience in parallel computing, robot control, mechanical design and machine vision. The success of the project has generated sufficient interest to sanction a number of revisions of the original head design, including the design of a lightweight compact head for use on a robot arm, and the further development of a robot head to look specifically at increasing visual resolution for visual telepresence. The controller and vision processing engines have also been upgraded, to include the control of robot heads on mobile platforms and control of vergence through tracking of an operator's eye movement. This paper details the hardware development of the different active vision/telepresence systems.

A specific pole placement technique to minimise hardware requirements within a real time terrestrial and cable video echo canceller

The real time hardware architecture of a deterministic video echo canceller (deghoster) system is presented. The deghoster is capable of calculating all the multipath channel distortion characteristics from terrestrial and cable television in one single pass while performing real time video in-line ghost cancellation. The results from the actual system are also presented in this paper.

A compact low-cost electronic hardware design for actuating soft robots

A low cost, compact embedded design approach for actuating soft robots is presented. The complete fabrication procedure and mode of operation was demonstrated, and the performance of the complete system was also demonstrated by building a microcontroller based hardware system which was used to actuate a soft robot for bending motion. The actuation system including the electronic circuit board and actuation components was embedded in a 3D-printed casing to ensure a compact approach for actuating soft robots. Results show the viability of the system in actuating and controlling siliconebased soft robots to achieve bending motions. Qualitative measurements of uniaxial tensile test, bending distance and pressure were obtained. This electronic design is easy to reproduce and integrate into any specified soft robotic device requiring pneumatic actuation.

A Parallel Hardware Architecture for Scale and Rotation Invariant Feature Detection

This paper proposes a parallel hardware architecture for image feature detection based on the Scale Invariant Feature Transform algorithm and applied to the Simultaneous Localization And Mapping problem. The work also proposes specific hardware optimizations considered fundamental to embed such a robotic control system on-a-chip. The proposed architecture is completely stand-alone; it reads the input data directly from a CMOS image sensor and provides the results via a field-programmable gate array coupled to an embedded processor. The results may either be used directly in an on-chip application or accessed through an Ethernet connection. The system is able to detect features up to 30 frames per second (320 x 240 pixels) and has accuracy similar to a PC-based implementation. The achieved system performance is at least one order of magnitude better than a PC-based solution, a result achieved by investigating the impact of several hardware-orientated optimizations oil performance, area and accuracy.

Simulation and hardware implementation of new maximum power point tracking technique for partially shaded PV system using hybrid DEPSO method

In photovoltaic (PV) power generation, partial shading is an unavoidable complication that significantly reduces the efficiency of the overall system. Under this condition, the PV system produces a multiple-peak function in its output power characteristic. Thus, a reliable technique is required to track the global maximum power point (GMPP) within an appropriate time. This study aims to employ a hybrid evolutionary algorithm called the DEPSO technique, a combination of the differential evolutionary (DE) algorithm and particle swarm optimization (PSO), to detect the maximum power point under partial shading conditions. The paper starts with a brief description about the behavior of PV systems under partial shading conditions. Then, the DEPSO technique along with its implementation in maximum power point tracking (MPPT) is explained in detail. Finally, Simulation and experimental results are presented to verify the performance of the proposed technique under different partial shading conditions. Results prove the advantages of the proposed method, such as its reliability, system-independence, and accuracy in tracking the GMPP under partial shading conditions.

Uma Metodologia para o desenvolvimento de aplica����es de vis��o computacional utilizando um projeto conjunto de hardware e software

As tarefas de vis��o computacional incentivam uma significativa parte da pesquisa em todas as ��reas cient��ficas e industriais, entre as quais, cita-se a ��rea voltada para o desenvolvimento de arquiteturas de computadores. A vis��o computacional �� considerada um dos problemas mais desafiadores para a computa����o de alto desempenho, pois esta requer um grande desempenho, bem como um alto grau de flexibilidade. A flexibilidade �� necess��ria pois a vis��o computacional abrange aplica����es em que h�� diferentes tarefas a serem realizadas com diferentes necessidades de desempenho. Esta flexibilidade �� particularmente importante em sistemas destinados a atuar como ambientes experimentais para novas t��cnicas de processamento visual ou para a prototipa����o de novas aplica����es. Computa����o configur��vel tem demonstrado, por meio de exemplos implementados pela comunidade cient��fica, fornecer uma boa rela����o entre alto desempenho e flexibilidade necess��ria para a implementa����o de diferentes t��cnicas utilizadas na ��rea de vis��o computacional. Contudo, poucos esfor��os de pesquisa t��m sido realizados na concep����o de sistemas completos visando a solu����o de um problema de vis��o computacional, incluindo ambos os requisitos de software e de hardware. O principal objetivo deste trabalho �� mostrar que as t��cnicas e tecnologias dispon��veis na ��rea de computa����o configur��vel podem ser empregadas para a concep����o de um sistema capaz de implementar um grande n��mero de aplica����es da ��rea de vis��o computacional na pesquisa e no ambiente industrial. Entretanto, n��o �� escopo deste trabalho implementar um sistema de computa����o que seja suficiente para abordar os requerimentos necess��rios para todas as aplica����es em vis��o computacional, mas os m��todos aqui introduzidos podem ser utilizados como uma base geral de implementa����o de v��rias tarefas de vis��o computacional. Este trabalho utiliza ambientes que permitem implementa����es conjuntas de hardware e software, pois os mesmos facilitam a valida����o das t��cnicas aqui apresentadas, por meio da implementa����o de um estudo de caso, sendo parte deste estudo de caso implementado em software e outra parte em hardware.

Uma Arquitetura de Hardware para estima����o de movimento aplicada �� compress��o de v��deo digital

A tarefa de estima����o de movimento, utilizada na compress��o de v��deo digital, �� normalmente realizada em hardware por processador dedicado, uma vez que demanda expressiva capacidade computacional. Este trabalho prop��e e desenvolve uma arquitetura de hardware para realizar o c��lculo dos vetores de movimento no contexto de compress��o de v��deo digital. Essa arquitetura para estima����o de movimento �� composta pelos blocos: interface de entrada e sa��da (E/S), matriz de processamento com 64 elementos de processamento, unidade de compara����o e unidade de controle. A arquitetura foi descrita em linguagem VHDL de maneira que o n��mero de bits utilizados para representa����o da lumin��ncia dos pontos �� configur��vel. A partir desta descri����o, foi gerado um prot��tipo para dados representados em 4 bits utilizando um kit de desenvolvimento baseado no dispositivo FPGA XC2S150 da Xilinx. Para valida����o do algoritmo e da arquitetura implementada, al��m da simula����o, foi desenvolvido um software para plataforma PC capaz de exercitar as funcionalidades do prot��tipo. O PC �� utilizado como dispositivo controlador de E/S para esta valida����o, na qual uma implementa����o do algoritmo em software e outra em linguagem de descri����o de hardware s��o comparadas. A m��xima freq����ncia de trabalho do prot��tipo, estimada por simula����o da arquitetura mapeada no FPGA XC2S150, �� de 33 MHz. A esta freq����ncia o n��cleo da arquitetura paralela de 64 elementos de processamento realiza cerca de 2,1 GOps (bilh��es de opera����es inteiras por segundo). Esta arquitetura de hardware calcula os vetores de movimento para v��deo no formato 640x480 pontos �� taxa de 107,32 quadros por segundo, ou um quadro a cada 9,3 ms. A arquitetura implementada para lumin��nica em 4 bits ocupa 16 pinos de E/S, 71,1% dos blocos l��gicos do FPGA e 83,3% dos blocos de mem��ria dispon��veis no dispositivo XC2S150.

Visualiza����o em tempo real de dados volum��tricos din��micos usando hardware gr��fico

Dados volum��tricos temporais s��o usados na representa����o de fen��menos f��sicos em v��rias aplica����es de visualiza����o cient��fica, pois tais fen��menos s��o complexos, alteram-se com o tempo e n��o possuem uma forma de representa����o definida. Uma solu����o �� usar amostragens sobre um espa��o de forma geom��trica simples que cont��m o fen��meno (um cubo, por exemplo), discretizado ao longo de uma grade em c��lulas de mesmo formato e usualmente chamado de volume de amostragem. Este volume de amostragem representa um instante da representa����o do fen��meno e, para representar dados temporais, simplesmente enumera-se tantos volumes quanto forem as diferentes inst��ncias de tempo. Esta abordagem faz com que a representa����o seja extremamente custosa, necessitando de t��cnicas de representa����o de dados para comprimir e descomprimir os mesmos. Este trabalho apresenta uma nova abordagem para compress��o de volumes de dados temporais que permite a visualiza����o em tempo real destes dados usando hardware gr��fico. O m��todo de compress��o usa uma representa����o hier��rquica dos v��rios volumes de dados dentro da mem��ria do hardware gr��fico, referenciados pelo hardware como texturas 3D. O m��todo de compress��o tem melhor desempenho para dados volum��tricos esparsos e com alto grau de coer��ncia (espacial e temporal). A descompress��o destes dados �� feita por programas especiais que s��o executados no pr��prio hardware gr��fico. Um estudo de caso usando o m��todo de compress��o/descompress��o proposto �� apresentado com dados provenientes do Projeto MAPEM (Monitoramento Ambiental em Atividades de Perfura����o Explorat��ria Mar��tima). O objetivo do projeto �� propor uma metodologia para o monitoramento dos efeitos das descargas de materiais no ecossistema marinho durante a perfura����o de um po��o de petr��leo. Para estimar certos descarregamentos de fluidos, o projeto usa um simulador CFD que permite mostrar tais descarregamentos, gerando grades planares e uniformes 2D ou 3D em qualquer instante de tempo durante a simula����o.

Arquitetura em hardware para co-processamento de tarefas em sistema operacional tempo real

Os sistemas operacionais de tempo real, assim como os sistemas embarcados, est��o inseridos no desenvolvimento de projetos de automa����o industrial segmentado em diversas ��reas de pesquisa como, por exemplo, rob��tica, telecomunica����es, e barramentos industriais. As aplica����es de sistemas modernos de controle e automa����o necessitam de alta confiabilidade, velocidade de comunica����o, al��m de, determinismo temporal. Sistemas operacionais de tempo real (SOTR) t��m-se apresentado como uma solu����o confi��vel quando aplicadas em sistemas que se fundamentam no cumprimento de requisitos temporais. Al��m disso, o desempenho computacional �� totalmente dependente da capacidade operacional da unidade de processamento. Em um sistema monoprocessado, parte da capacidade computacional da unidade de processamento �� utilizada em atividades administrativas, como por exemplo, processos de chaveamento e salvamento de contexto. Em decorr��ncia disto, surge a sobrecarga computacional como fator preponderante para o desempenho do sistema. Este trabalho tem por objetivo, analisar e fornecer uma arquitetura alternativa para realizar o co-processamento de tarefas em uma plataforma IBM-PC, aumentando a capacidade computacional do microprocessador principal. No presente trabalho, a plataforma de coprocessamento realiza a execu����o do algoritmo de escalonamento do sistema operacional, desta forma distribuiu-se o gerenciamento temporal das tarefas entre a plataforma IBM-PC e a unidade de co-processamento.

Da escola do hardware para a escola do software : o processo educativo sob a l��gica da compress��o do tempo e do espa��o

A presente pesquisa aborda os movimentos desencadeados na institui����o escolar com a chegada dos ambientes informatizados nas escolas da rede municipal de Porto Alegre, tendo como interface de investiga����o as categorias de tempo e de espa��o. Problematizo a rela����o escolariza����otecnologia no contexto de um cen��rio social que emerge na hegemonia tecnol��gica digital das redes de informa����o e comunica����o, para que se tornem evidentes as configura����es de tempo e de espa��o forjadas no palco de uma proposta de organiza����o da escola p��blica municipal que, ao reorganizar tempo e espa��o escolares, marca a sa��da do modelo da escola seriada e a entrada da escola por ciclos de forma����o e autoriza uma forma de escolariza����o que coloca de forma oficial a materialidade e os saberes da inform��tica educativa na rede de ensino municipal de Porto Alegre. Sob a l��gica de uma perspectiva de investiga����o hist��rica e cultural, desnaturaliza-se a inser����o da inform��tica no tempo e no espa��o ao consider��-la como n��o-imune aos efeitos do contempor��neo fen��meno de compress��o do tempo e do espa��o. Percorrendo as diferentes experi��ncias espa��o-temporais e as configura����es assumidas pela sociedade ocidental, ganham visibilidade formas de escolariza����o que, num processo hist��rico, conquistaram legitimidade e produziram a escola p��blica, gratuita, obrigat��ria, tecnol��gica e ajustada ��s transforma����es e exig��ncias de um cen��rio social regido por uma imensa acumula����o de espet��culos. Continuidades e descontinuidades marcam a inser����o das tecnologias de informa����o e de comunica����o na maquinaria escolar, e o disciplinamento cognitivo e comportamental conquista novos dispositivos. Em um corpus de an��lise em que se entrela��am documentos, entrevistas, observa����es e o complexo e ambivalente fen��meno implementado pela permanente revolu����o das redes digitais de comunica����o e de informa����o, �� que a inser����o do saber e da materialidade da Inform��tica na Educa����o no tempo e no espa��o escolares passa a ser tematizada. Como um jogo de cara e coroa que, ao revelar sua face de veneno, tornando mais eficiente o controle individual e coletivo, faz, tamb��m, girar a moeda, para que o potencial participativo, socializante e emancipador da rede mundial de computadores aponte para a face do pr��prio rem��dio. A partir dessa faceta condicionante e n��odeterminista da rela����o escolariza����o-tecnologia, tempos e espa��os para colonizar s��o problematizados a fim de fazer emergir, na mesma intensidade, tempos e espa��os para fruir, para deixar espraiar a sensibilidade e a intera����o humanas, para potencializar o aprendizado e a aquisi����o dos saberes.

Framework orientado a objetos para projeto de hardware e software embarcados para sistemas tempo-real

A crescente complexidade dos sistemas tempo-real embarcados demanda novas metodologias e ferramentas para gerenciar os problemas de projeto, an��lise, integra����o e valida����o de sistemas complexos. Este trabalho aborda o tema co-projeto de sistemas tempo-real embarcados, propondo estrat��gias para a integra����o das fases iniciais de modelagem de um sistema tempo-real embarcado com as fases subseq��entes do projeto, como a implementa����o do software e do hardware. �� proposto um framework orientado a objetos que permite a cria����o de modelos orientados a objetos de sistemas tempo-real embarcados, utilizando conceitos temporais similares aos propostos em UML-RT (ou mais especificamente no UML Profile for Schedulability, Performance and Time). �� proposta uma estrat��gia de mapeamento dos requisitos temporais dos diagramas UMLRT para uma interface de programa����o (API) baseada na ���Especifica����o Tempo-Real para Java��� (Real-Time Specification for Java ou RTSJ), a qual pode ser executada tanto em software ��� em programas RTSJ executando em m��quinas virtuais Java (JVM) tempo-real ��� ou em hardware ��� em processadores Java Tempo-Real. Para permitir o mapeamento para hardware s��o propostas extens��es tempo-real ao processador Java FemtoJava, desenvolvido no ��mbito de disserta����es de mestrado e projetos de pesquisa no PPGC, criando-se um novo processador tempo-real denominado de RT-FemtoJava. Dentre as extens��es propostas ao processador FemtoJava destaca-se a inclus��o de um rel��gio de tempo-real e o suporte a instru����es para aloca����o e manipula����o de objetos. Os conceitos propostos foram validados no ��mbito de estudos de caso, sendo os resultados obtidos descritos na presente disserta����o.