Time to digital converter

In questa tesi è analizzato il caso di sensori con uscita in frequenza e periodo, si traduce in ultima analisi nella capacità di misurare con precisione un intervallo temporale. La rivelazione del tempo risulta essere lo stadio fondamentale da cui deriva la risoluzione dell'intero sistema di misura. Nella realtà, la questione della simultaneità cioè individuare con assoluta precisione due eventi che si verificano contemporaneamente, in un determinato istante t, è un problema piuttosto complesso: le difficoltà sono correlate soprattutto alle limitazioni fisiche intrinseche degli strumenti di misura. E' utile allora fornire un'analisi sui principi e le tecniche alla base della misura di intervalli temporali, detta Time Interval Measurement (TIM). Lo scopo della tesi è studiare i vari metodi per realizzare TDC lineari digitali, facendo un'analisi critica e ed evidenziando pro e contro che i vari approcci presentano, attingendo e analizzando criticamente informazioni dalle varie fonti riportate in bibliografia.

A coordenação motora de indivíduos com Transtorno do Desenvolvimento da Coordenação (TDC): o ritmo em foco

The aim of the present study was to examine tapping synchronization in children with and without Developmental Coordination Disorder (DCD). Participants were 27 children from which 13 diagnosed with motor difficulties composed the DCD group and 14 children with typical development (TD) the comparison group. The experimental task consisted of performing 25 continuous tapping on a surface of an electronic drum with the preferred hand. Participants were required to tap in synchrony with an auditory bip generated by customized software. Three interval values the tapping task were tested: 470 ms, 1000 ms, 1530 ms. The dependent variables were constant error (CE) and absolute error (AE) and standard deviation of absolute error (SD of AE). The ANOVA 2 x 3 x 3 (Group X Age x Interval) with repeated measures in the last factor for the CE indicated significant interaction among Group X Age X Interval. For the AE and SD of AE the ANOVAs yielded significant main effect of Interval and a significant interaction between Group X Interval. The results of the present study indicated that children with DCD were less accurate and more variable in the tapping synchronization than children with TD. Differences in performance between DCD and children with TD become larger as the interval of the auditory signal increases.

Análise cinemática e cinética do salto vertical de crianças com transtorno do desenvolvimento da coordenação (TDC)

Due to motor difficulties, children with developmental coordination disorder (DCD) doesn't feel motivated to do physical activities, sometimes resulting in a decline of their physical fitness, but it isn't really known for sure the reasons that induct children with DCD to low performances in physical fitness tests, because a lot of tasks that are part of the battery of tests of physical performance are complex in the coordination and/or motor control point of view, like the vertical jump for example. Therefore, the objective of this study was to investigate the factors that induct children with DCD to low performances in physical fitness tests, especially in the vertical jump task. For that, cinematic (duration of the eccentrical phase, duration of the concentrical phase, shift of the mass center and velocity of the mass center), kinetic (potency peak and force peak) and vertical jump performance analysis in two conditions (with the use of arms and without it) were realized in a force platform. The results indicated that children with DCD show a lower performance compared to their peers with typical development (TD), due to a lower potency production

Dicas de aprendizagem auxiliam as crianças com TDC na aquisição de uma habilidade motora complexa?

O objetivo do estudo foi analisar se as dicas de aprendizagem auxiliam crianças com TDC na aquisição de uma habilidade motora complexa. Dez crianças com TDC e 14 de desenvolvimento típico, de 9 a 11 anos, foram divididas nos grupos TDC com dicas (TDCD), TDC sem dicas (TDCS), desenvolvimento típico com dicas (GDTD) e desenvolvimento típico sem dicas (GDTS). As crianças participaram de sete aulas, durante três semanas, para a aprendizagem do rolamento peixe, com o uso das dicas "empurre o chão", "coloque a mão o mais longe possível" e "queixo no peito". Os resultados não foram estatisticamente significantes entre os grupos, o que evidencia que as dicas não apresentaram efeito positivo na aprendizagem do rolamento peixe.

Analisi di grafi su architetture a memoria distribuita

Questo lavoro di tesi tratta il tema delle reti complesse, mostrando i principali modelli di rete complessa quali: il modello Random, il modello Small-World ed il modello Scale-free; si introdurranno alcune metriche usate per descrivere le reti complesse quali la Degree centrality, la Closeness centrality e la Betweenness centrality; si descriveranno i problemi da tenere in considerazione durante la definizione e l’implementazione di algoritmi su grafi; i modelli di calcolo su cui progettare gli algoritmi per risolvere i problemi su grafi; un’analisi prestazionale degli algoritmi proposti per calcolare i valori di Beweenness centrality su grafi di medio-grandi dimensioni. Parte di questo lavoro di tesi è consistito nello sviluppo di LANA, LArge-scale Network Analyzer, un software che permette il calcolo e l’analisi di varie metriche di centralità su grafo.

Architetture di interconnessione per sistemi su singolo chip e per sistemi ad integrazione tridimensionale

I continui sviluppi nel campo della fabbricazione dei circuiti integrati hanno comportato frequenti travolgimenti nel design, nell’implementazione e nella scalabilità dei device elettronici, così come nel modo di utilizzarli. Anche se la legge di Moore ha anticipato e caratterizzato questo trend nelle ultime decadi, essa stessa si trova a fronteggiare attualmente enormi limitazioni, superabili solo attraverso un diverso approccio nella produzione di chip, consistente in pratica nella sovrapposizione verticale di diversi strati collegati elettricamente attraverso speciali vias. Sul singolo strato, le network on chip sono state suggerite per ovviare le profonde limitazioni dovute allo scaling di strutture di comunicazione condivise. Questa tesi si colloca principalmente nel contesto delle nascenti piattaforme multicore ad alte prestazioni basate sulle 3D NoC, in cui la network on chip viene estesa nelle 3 direzioni. L’obiettivo di questo lavoro è quello di fornire una serie di strumenti e tecniche per poter costruire e aratterizzare una piattaforma tridimensionale, cosi come dimostrato nella realizzazione del testchip 3D NOC fabbricato presso la fonderia IMEC. Il primo contributo è costituito sia una accurata caratterizzazione delle interconnessioni verticali (TSVs) (ovvero delle speciali vias che attraversano l’intero substrato del die), sia dalla caratterizzazione dei router 3D (in cui una o più porte sono estese nella direzione verticale) ed infine dal setup di un design flow 3D utilizzando interamente CAD 2D. Questo primo step ci ha permesso di effettuare delle analisi dettagliate sia sul costo sia sulle varie implicazioni. Il secondo contributo è costituito dallo sviluppo di alcuni blocchi funzionali necessari per garantire il corretto funziomento della 3D NoC, in presenza sia di guasti nelle TSVs (fault tolerant links) che di deriva termica nei vari clock tree dei vari die (alberi di clock indipendenti). Questo secondo contributo è costituito dallo sviluppo delle seguenti soluzioni circuitali: 3D fault tolerant link, Look Up Table riconfigurabili e un sicnronizzatore mesocrono. Il primo è costituito fondamentalmente un bus verticale equipaggiato con delle TSV di riserva da utilizzare per rimpiazzare le vias guaste, più la logica di controllo per effettuare il test e la riconfigurazione. Il secondo è rappresentato da una Look Up Table riconfigurabile, ad alte prestazioni e dal costo contenuto, necesaria per bilanciare sia il traffico nella NoC che per bypassare link non riparabili. Infine la terza soluzione circuitale è rappresentata da un sincronizzatore mesocrono necessario per garantire la sincronizzazione nel trasferimento dati da un layer and un altro nelle 3D Noc. Il terzo contributo di questa tesi è dato dalla realizzazione di un interfaccia multicore per memorie 3D (stacked 3D DRAM) ad alte prestazioni, e dall’esplorazione architetturale dei benefici e del costo di questo nuovo sistema in cui il la memoria principale non è piu il collo di bottiglia dell’intero sistema. Il quarto ed ultimo contributo è rappresentato dalla realizzazione di un 3D NoC test chip presso la fonderia IMEC, e di un circuito full custom per la caratterizzazione della variability dei parametri RC delle interconnessioni verticali.