Planejamento e implementação (implantação, suporte e manutenção) de uma infra-estrutura de educação a distância realizada pela PROCERGS : o caso da Secretaria de Educação do Estado do Rio Grande do Sul

Este trabalho apresenta as etapas para planejamento e implementação (implantação, suporte e manutenção) de uma infra-estrutura de educação a distancia realizado pela PROCERGS – Cia de Processamento de Dados do Estado do Rio Grande do Sul. A infra-estrutura de EAD implantada pela PROCERGS foi aplicada através de um curso para 12 turmas de alunos da SE (Secretaria de Educação do Estado do Rio Grande do Sul), que é uma entidade educacional referenciada pelo programa de inclusão digital do Governo do Estado do RS. A infra-estrutura de EAD utilizou as instalações da PROCERGS para testes do curso, onde foi constituída uma equipe de trabalho, formado por um consultor em informática na educação, técnicos do corpo funcional da PROCERGS e funcionários do cliente. A infraestrutura de EAD foi composta por uma rede local montada no centro de treinamento da PROCERGS, disponibilizado com software de EAD denominado Teleduc e acesso a internet, que possibilitou aos alunos, professor e monitor, um relacionamento através de aulas presenciais e via internet. A continuidade das aulas pela internet foi apoiada pelos serviços de help-desk da PROCERGS, 24 horas ao dia e sete dias na semana. Durante o curso foram registradas ocorrências relativas ao desempenho da infraestrutura de EAD, especificamente quanto à participação dos alunos, trocas de informações e consultas ao monitor e professor, apoio dos recursos de software, hardware e comunicações, bem como a qualidade do atendimento aos alunos. Esta implementação proporcionou conhecer e avaliar alguns resultados, tais como fatores negativos e sucesso, itens a serem melhorados, conhecimentos relevantes adquiridos e importantes considerando a continuidade destes trabalhos para utilização nos demais clientes do Estado.

Reuse-based test planning for core-based systems-on-chip

Electronic applications are currently developed under the reuse-based paradigm. This design methodology presents several advantages for the reduction of the design complexity, but brings new challenges for the test of the final circuit. The access to embedded cores, the integration of several test methods, and the optimization of the several cost factors are just a few of the several problems that need to be tackled during test planning. Within this context, this thesis proposes two test planning approaches that aim at reducing the test costs of a core-based system by means of hardware reuse and integration of the test planning into the design flow. The first approach considers systems whose cores are connected directly or through a functional bus. The test planning method consists of a comprehensive model that includes the definition of a multi-mode access mechanism inside the chip and a search algorithm for the exploration of the design space. The access mechanism model considers the reuse of functional connections as well as partial test buses, cores transparency, and other bypass modes. The test schedule is defined in conjunction with the access mechanism so that good trade-offs among the costs of pins, area, and test time can be sought. Furthermore, system power constraints are also considered. This expansion of concerns makes it possible an efficient, yet fine-grained search, in the huge design space of a reuse-based environment. Experimental results clearly show the variety of trade-offs that can be explored using the proposed model, and its effectiveness on optimizing the system test plan. Networks-on-chip are likely to become the main communication platform of systemson- chip. Thus, the second approach presented in this work proposes the reuse of the on-chip network for the test of the cores embedded into the systems that use this communication platform. A power-aware test scheduling algorithm aiming at exploiting the network characteristics to minimize the system test time is presented. The reuse strategy is evaluated considering a number of system configurations, such as different positions of the cores in the network, power consumption constraints and number of interfaces with the tester. Experimental results show that the parallelization capability of the network can be exploited to reduce the system test time, whereas area and pin overhead are strongly minimized. In this manuscript, the main problems of the test of core-based systems are firstly identified and the current solutions are discussed. The problems being tackled by this thesis are then listed and the test planning approaches are detailed. Both test planning techniques are validated for the recently released ITC’02 SoC Test Benchmarks, and further compared to other test planning methods of the literature. This comparison confirms the efficiency of the proposed methods.