Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

Reator Gerador de Flocos - RGF : concepção e desenvolvimento básico

O objetivo geral do presente trabalho foi a concepção e o desenvolvimento de um sistema compacto de floculação em linha, em escala semipiloto, com o aproveitamento da energia cinética do fluxo hidráulico para promover a agitação necessária à dispersão de um polímero floculante e a geração dos flocos ao longo de um reator tubular helicoidal. O sistema denominado de Reator Gerador de Flocos (RGF), foi desenvolvido para a geração de flocos aerados ou não (com o uso de um colóide de Fe(OH)3, como modelo) e uma poliacrilamida catiônica de alto peso molecular (Mafloc 490C). Foram testados 5 modelos diferentes de RGFs (variação no comprimento/volume) para a geração dos flocos em diferentes vazões de alimentação e foi selecionado o reator mais eficiente em termos de separação sólido/líquido. Os estudos de avaliação da eficiência de floculação do RGF foram realizados comparativamente através da caracterização dos flocos formados e do comportamento dos flocos numa etapa posterior de separação sólido/líquido. Nos ensaios de geração de flocos não aerados foram medidos o tempo de sedimentação, a turbidez do sobrenadante e o volume sedimentado em cone Imhoff. Ainda, análise fotográfica possibilitou a medição do tamanho dos flocos não aerados e através da correlação logarítmica com a massa dos mesmos, foi possível determinar a dimensão fractal (dF) destes flocos de Fe(OH)3. A eficiência na geração de flocos aerados no RGF com o emprego de microbolhas (diâmetros inferiores a 70 mm) foi avaliada através da velocidade de ascensão dos flocos em uma célula cilíndrica fixa à uma coluna de flotação posterior ao RGF. Estudos de caracterização do regime hidráulico do reator com o emprego de traçadores (azul de metileno) e a determinação do gradiente de velocidade (G) e do número de Reynolds (Re) foram realizados. A curva de resposta do traçador apresentou um pico intenso e estreito, no perfil de velocidade investigado (3L.min-1), caracterizando um fluxo do tipo pistão para o RGF. Ainda, um regime turbulento (Re > 5000) e um G de 1420 s-1 foram determinados. O RGF 3 (modelo 3, com 12m/1,2 L) apresentou a melhor eficiência na geração dos flocos, com e sem o emprego de microbolhas. Nos ensaios de sedimentação, os melhores resultados em termos de velocidade de separação foram obtidos nas seguintes condições experimentais: 4 L.min-1 de vazão de alimentação, 5 mg.L-1 de Mafloc 490C, atingindo velocidade da ordem de 19 m.h-1, turbidez residual de 1 NTU, e volume de sólidos sedimentáveis de 7 mL.L-1. As análises fotográficas permitiram estimar flocos com diâmetros num intervalo entre 400 e 2000 mm. A partir do emprego da equação de sedimentação para fluxo laminar de Stokes, foi constatado o decréscimo da densidade flocos de Fe(OH)3 com o aumento do tamanho dos mesmos, atingindo um valor médio de 1019 kg.m-3. Um dF de 2,98 foi obtido, caracterizando um floco esférico, de baixa porosidade e com estrutura densa. Os melhores resultados na velocidade de ascensão dos flocos aerados foram obtidos com os seguintes parâmetros: vazão de alimentação de 2 L.min-1, concentração de 5 mg.L-1 de Mafloc 490C, sendo obtidas velocidades na ordem de 112 m.h-1. Esses flocos aerados ascendem com velocidades equivalentes à bolhas com diâmetros entre 185 e 240 mm (D50 entre 30-70 mm para as microbolhas individuais e isoladas). A alta velocidade de separação sólido/líquido obtida nos estudos com flocos aerados comparativamente com os flocos não aerados mostram claramente a viabilidade de emprego das microbolhas na separação por floculação- flotação (flutuação). Os resultados obtidos permitem prever um elevado potencial de aplicação em nível industrial do RGF, principalmente por apresentar um baixo tempo de residência, ausência de partes móveis (agitadores), pequena área ocupada, uma mistura do tipo pistão (ideal para floculação), ausência de curto-circuitos ou zonas mortas e um crescimento uniforme com elevada cinética na geração dos flocos.

Os efeitos de fluxos de prótons sobre dispositivos MOS no espaço

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.

Geração automática de leiaute através de matriz de células- MARTELO

Esta dissertação enquadra-se em um processo de busca de soluções para a geração do leiaute de circuitos integrados que permitam aumentar a qualidade da previsibilidade do comportamento de um circuito após a sua implementação. Isso é importante face ao crescimento dos problemas referentes aos efeitos elétricos adversos que surgem em nanocircuitos, tais como eletromigração, efeito antena, contatos mal formados e outros, assim como o aumento da variabilidade do processo de fabricação em tecnologias submicrônicas. O foco deste trabalho de pesquisa é a busca de soluções regulares através do uso de matrizes de portas lógicas. A experimentação efetuada realiza a geração de uma matriz de portas NAND que viabiliza a implementação de equações lógicas mapeadas para redes de portas NAND e inversores, admitindo-se a parametrização do fanout máximo. Foi desenvolvida uma ferramenta de CAD, o MARTELO, que permite efetuar a geração automática de matrizes de portas lógicas, sendo que a versão inicial está voltada para a geração de matrizes com portas NAND em tecnologia CMOS. Os experimentos efetuados revelam que esta técnica é promissora, sendo apresentados alguns dos resultados obtidos.

Teste em funcionamento de uma matriz de chaveamento

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Um Estudo de técnicas de aceleração para algoritmos de análise de timing funcional baseados em geração automática de teste

Este trabalho tem como objetivo estudar e avaliar técnicas para a aceleração de algoritmos de análise de timing funcional (FTA - Functional Timing Analysis) baseados em geração automática de testes (ATPG – Automatic Test Generation). Para tanto, são abordados três algoritmos conhecidos : algoritmo-D, o PODEM e o FAN. Após a análise dos algoritmos e o estudo de algumas técnicas de aceleração, é proposto o algoritmo DETA (Delay Enumeration-Based Timing Analysis) que determina o atraso crítico de circuitos que contêm portas complexas. O DETA está definido como um algoritmo baseado em ATPG com sensibilização concorrente de caminhos. Na implementação do algoritmo, foi possível validar o modelo de computação de atrasos para circuitos que contêm portas complexas utilizando a abordagem de macro-expansão implícita. Além disso, alguns resultados parciais demonstram que, para alguns circuitos, o DETA apresenta uma pequena dependência do número de entradas quando comparado com a dependência no procedimento de simulação. Desta forma, é possível evitar uma pesquisa extensa antes de se encontrar o teste e assim, obter sucesso na aplicação de métodos para aceleração do algoritmo.

Uma proposta para o ensino de eletrodinâmica no nível médio

Neste trabalho é apresentada uma proposta para o ensino de Eletrodinâmica, aplicada, durante o segundo trimestre do ano 2004, a duas turmas, com trinta e oito e quarenta alunos, respectivamente, de terceiro ano do Ensino Médio do Instituto Estadual de Educação Ernesto Alves, em Rio Pardo, RS. A proposta visa tornar o ensino e a aprendizagem desta disciplina mais eficientes, usando metodologia e recursos apropriados para os novos tempos, de forma a despertar o interesse dos alunos pelo conhecimento. A metodologia e recursos utilizados durante o projeto são embasados na teoria construtivista de Jean Piaget e visam proporcionar aos alunos os conhecimentos significativos, defendidos por David Ausubel, tendo como ponto de partida os conhecimentos prévios dos alunos, averiguados através de um Pré-teste. A metodologia e os recursos compreendem aulas expositivas interativas, resolução de problemas e de exercícios, trabalhos individuais e em grupos, realização de experiências reais, realização de experimentos virtuais, usando o aplicativo Edison, adequado para a simulação e o estudo de circuitos elétricos, interação entre os alunos e entre alunos e professora, através de um ambiente virtual de aprendizagem- o TelEduc- possibilitando um melhor aproveitamento do tempo, disponibilizando mais recursos para pesquisa e motivando os alunos para a aprendizagem através da utilização das Novas Tecnologias. A Internet é usada como fonte de pesquisa e como tecnologia de comunicação. Tratando-se de um projeto que tem pretensão de ser construtivista, a avaliação dos alunos não poderia se dar de forma tradicional, unicamente através de provas Buscou-se avaliar o crescimento, a aprendizagem significativa de novos conhecimentos, o desenvolvimento de habilidades e competências através da observação de seu desempenho em todas as modalidades de atividades desenvolvidas, individualmente ou em grupos. A avaliação se deu através da observação direta da professora durante as aulas (com registro de dados) e através dos testes aplicados e correção de trabalhos entregues em papel ou postados no TelEduc. Acredita-se que esses recursos, complementados pela forma de avaliação tornem as aulas mais agradáveis, fazendo com que os alunos tenham o prazer de participar e aprender, proporcionando a construção do conhecimento e despertando nos mesmos o interesse e a predisposição para o aprendizado. O produto educacional produzido neste trabalho de conclusão é apresentado em forma de CD-Rom. Faz parte do Cd-Rom (Apêndice E) todo o material que foi, gradativamente, disponibilizado na plataforma TelEduc: os textos de apoio, as atividades e os exercícios propostos, o Pré e Pós-teste, os testes aplicados e as questões de vestibulares.

Low cost BIST techniques for linear and non-linear analog circuits

With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

A Modular and digitally programmable interface based on band-pass sigma-delta modulator for mixed-signal systems-on-chip

The focus of this thesis is to discuss the development and modeling of an interface architecture to be employed for interfacing analog signals in mixed-signal SOC. We claim that the approach that is going to be presented is able to achieve wide frequency range, and covers a large range of applications with constant performance, allied to digital configuration compatibility. Our primary assumptions are to use a fixed analog block and to promote application configurability in the digital domain, which leads to a mixed-signal interface. The use of a fixed analog block avoids the performance loss common to configurable analog blocks. The usage of configurability on the digital domain makes possible the use of all existing tools for high level design, simulation and synthesis to implement the target application, with very good performance prediction. The proposed approach utilizes the concept of frequency translation (mixing) of the input signal followed by its conversion to the ΣΔ domain, which makes possible the use of a fairly constant analog block, and also, a uniform treatment of input signal from DC to high frequencies. The programmability is performed in the ΣΔ digital domain where performance can be closely achieved according to application specification. The interface performance theoretical and simulation model are developed for design space exploration and for physical design support. Two prototypes are built and characterized to validate the proposed model and to implement some application examples. The usage of this interface as a multi-band parametric ADC and as a two channels analog multiplier and adder are shown. The multi-channel analog interface architecture is also presented. The characterization measurements support the main advantages of the approach proposed.

Análise da distribuição de um simulador multinível

A validação de projetos de sistemas eletrônicos pode ser feita de diversas maneiras, como tem sido mostrado pelas pesquisas em síntese automática e verificação formal. Porém, a simulação ainda é o método mais utilizado. O projeto de um sistema digital típico pode ser desenvolvido em diversos níveis de abstração, como os níveis algorítmico, lógico ou analógico. Assim, a simulação também deve ser executada em todos esses níveis. A simulação apresenta, contudo, o inconveniente de não conseguir conciliar uma alta acuracidade de resultados com um baixo tempo de simulação. Quanto mais detalhada é a descrição do circuito, maior é o tempo necessário para simulá-lo. O inverso também é verdadeiro, ou seja, quanto menor for a acuracidade exigida, menor será o tempo dispendido. A simulação multinível tenta conciliar eficiêencia e acuracidade na simulação de circuitos digitais, propondo que partes do circuito sejam descritas em diferentes níveis de abstração. Com isso, somente as partes mais críticas do sistema são descritas em detalhes e a velocidade da simulação aumenta. Contudo, essa abordagem não é suficiente para oferecer um grande aumento na velocidade de simulação de grandes circuitos. Assim, surge como alternativa a aplicação de técnicas de processamento distribuído à simulação multinível. Os aspectos que envolvem a combinação dessas duas técnicas são abordados nesse trabalho. Como plataforma para os estudos realizados, optou-se por usar duas ferramentas desenvolvidas nessa Universidade: os simuladores do Sistema AMPLO e o Sistema Operacional HetNOS. São estudadas técnicas de sincronização em sistemas distribuídos, fundamentais para o desenvolvimento dos simuladores e, finalmente, são propostas alternativas para a distribuição dos simuladores. É realizada, ainda, uma análise comparativa entre as versões propostas.

Teste da rede de interconexões de field programmable analog arrays

Os dispositivos analógicos programáveis (FPAAs, do inglês, Field Programmable Analog Arrays), apesar de ainda não terem a mesma popularidade de seus pares digitais (FPGAs, do inglês, Field Programmable Gate Arrays), possuem uma gama de aplicações bastante ampla, que vai desde o condicionamento de sinais em sistemas de instrumentação, até o processamento de sinais de radiofreqüência (RF) em telecomunicações. Porém, ao mesmo tempo em que os FPAAs trouxeram um impressionante ganho na agilidade de concepção de circuitos analógicos, também trouxeram um conjunto de novos problemas relativos ao teste deste tipo de dispositivo. Os FPAAs podem ser divididos em duas partes fundamentais: seus blocos programáveis básicos (CABs, do inglês, Configurable Analog Blocks) e sua rede de interconexões. A rede de interconexões, por sua vez, pode ser dividida em duas partes: interconexões internas (locais e globais entre CABs) e interconexões externas (envolvendo células de I/O). Todas estas partes apresentam características estruturais e funcionais distintas, de forma que devem ser testadas separadamente, pois necessitam que se considerem modelos de falhas, configurações e estímulos de teste específicos para assegurar uma boa taxa de detecção de defeitos. Como trabalhos anteriores já estudaram o teste dos CABs, o foco desta dissertação está direcionado ao desenvolvimento de metodologias que se propõem a testar a rede de interconexões de FPAAs. Apesar das várias diferenças entre as redes de interconexões de FPGAs e FPAAs, muitas também são as semelhanças entre elas, sendo, portanto, indiscutível que o ponto de partida deste trabalho tenha que ser o estudo das muitas técnicas propostas para o teste de interconexões em FPGAs, para posterior adaptação ao caso dos FPAAs. Além disto, embora o seu foco não recaia sobre o teste de CABs, pretende-se utilizá-los como recursos internos do dispositivo passíveis de gerar sinais e analisar respostas de teste, propondo uma abordagem de auto-teste integrado de interconexões que reduza o custo relativo ao equipamento externo de teste. Eventualmente, estes mesmos recursos poderão também ser utilizados para diagnóstico das partes defeituosas. Neste trabalho, utiliza-se como veículo de experimentação um dispositivo específico (Anadigm AN10E40), mas pretende-se que as metodologias de teste propostas sejam abrangentes e possam ser facilmente adaptadas a outros FPAAs comerciais que apresentem redes de interconexão semelhantes.

Uma interface para o aumento da faixa de freqüências de operação de FPAAS

O crescente avanço nas mais diversas áreas da eletrônica, desde instrumentação em baixa freqüência até telecomunicações operando em freqüências muito elevadas, e a necessidade de soluções baratas em curto espaço de tempo que acompanhem a demanda de mercado, torna a procura por circuitos programáveis, tanto digitais como analógicos, um ponto comum em diversas pesquisas. Os dispositivos digitais programáveis, que têm como grande representante os Field Programmable Gate Arrays (FPGAs), vêm apresentando um elevado e contínuo crescimento em termos de complexidade, desempenho e número de transistores integrados, já há várias décadas. O desenvolvimento de dispositivos analógicos programáveis (Field Programmable Analog Arrays – FPAAs), entretanto, esbarra em dois pontos fundamentais que tornam sua evolução um tanto latente: a estreita largura de banda alcançada, conseqüência da necessidade de um grande número de chaves de programação e reconfiguração, e a elevada área consumida por componentes analógicos como resistores e capacitores, quando integrados em processos VLSI Este trabalho apresenta uma proposta para aumentar a faixa de freqüências das aplicações passíveis de serem utilizadas tanto em FPAAs comerciais quanto em outros FPAAs, através da utilização de uma interface de translação e seleção de sinais, mantendo características de programabilidade do FPAA em questão, sem aumentar em muito sua potência consumida. A proposta, a simulação e a implementação da interface são apresentadas ao longo desta dissertação. Resultados de simulação e resultados práticos obtidos comprovam a eficácia da proposta.

Método para a otimização de plataformas arquiteturais para sistemas multiprocessados heterogêneos

A concepção dos sistemas eletrônicos previstos para o futuro próximo implica em uma atividade multidisciplinar, a qual demanda, para o projeto de sistemas eletrônicos, o uso de métodos e técnicas provenientes de diversos domínios do conhecimento humano. Esses domínios podem variar desde a especificação de aplicações, até a realização física de circuitos integrados. A constante evolução dos processos de fabricação de circuitos integrados permite a criação de circuitos bastante complexos, seja em relação ao número de componentes eletrônicos e de suas inter-relações, seja em relação à heterogeneidade funcional presente nas aplicações alvo, previstas para estes sistemas. Para os próximos anos está prevista a possibilidade da inclusão de mais de um bilhão de transistores em uma única pastilha de silício, inaugurando a era da “gigaescala”. Devido a essa situação, a comunidade científica vem demonstrando preocupação em relação às novas técnicas que se fazem necessárias para a concepção dos “gigacircuitos”. Essas técnicas envolvem o uso de diferentes níveis de abstração na concepção e análise das funcionalidades da aplicação alvo, além de abordagens para explorar o grande espaço de busca, inerente à disponibilidade de um grande número de componentes para a implementação da arquitetura alvo, a qual deve ser otimizada para as restrições de projeto. As idéias apresentadas nesse trabalho vão de encontro à necessidade por novas técnicas para a concepção de circuitos eletrônicos complexos. Este trabalho procura contribuir para que esta classe de circuitos possa tornar-se realidade em um futuro próximo, avalizando a disponibilidade de informação, de entretenimento e de serviços para a sociedade. Para tanto, um novo método é proposto, onde um fluxo de projeto considera as ferramentas necessárias para a exploração do espaço de busca em componentes de processamento e de comunicação, visando à sua otimização. As ferramentas seguem os princípios do projeto baseado em plataformas, onde componentes podem ser reutilizadas para aplicações da mesma classe, em diferentes níveis de abstração. Além disso, os princípios da especificação baseada em interface são considerados, visando explicitar a especificação de funcionalidades heterogêneas para componentes arquiteturais, bem como permitir a avaliação dinâmica do comportamento destes.

O império na província : construção do Estado nacional nas páginas de O propagador da Indústria Rio-grandense - 1833-1834

O trabalho analisa o periódico O Propagador da Indústria Rio-grandense, publicado nos anos de 1833-1834, na Vila de Rio Grande, núcleo portuário da província sul-rio-grandense. O jornal era mantido pela Sociedade Promotora da Indústria Rio-grandense, associação formada por membros da elite provincial, especialmente do segmento dos comerciantes. A análise e interpretação do Propagador é orientada pela hipótese de que, agindo em defesa da manutenção dos circuitos de comércio, o grupo que o patrocinava elaborava um discurso que o associava às elites do centro do Império no processo amplo de construção do Estado e de constituição simultânea da classe dominante. Atuando em uma conjuntura local adversa à defesa do centralismo, em virtude da agitação da propaganda farroupilha, a Sociedade Promotora procurava “pensar” o Império enquanto totalidade a ser integrada, contrapondo-se aos anseios autonomistas. A ação desses sujeitos é analisada tendo como referencial o projeto centralizador levado a cabo a partir do chamado “regresso conservador”. Entretanto, busca-se propor um deslocamento temporal e geográfico, discutindo as ações que, fora do âmbito da Corte e antes do período de efetivação do Estado imperial unificado, contribuíram para a sua construção.

Uma proposta para auxiliar a interoperabilidade entre ambientes e ferramentas independentes de CAD para microeletrônica

Os projetos de CIs (Circuitos Integrados) atualmente compreendem muitas tarefas para sua execução. Durante um fluxo de projeto de CI são necessárias ferramentas que lidam com essas diferentes tarefas. Algumas empresas compilam diversas ferramentas em um único ambiente, ou framework, onde tais ferramentas são adaptadas para interagir entre si. O uso desses frameworks é suficiente para muitos projetos, porém podem existir requisitos que obriguem a utilização de ferramentas independentes para suprir deficiências dos ambientes, exigindo a utilização conjunta de ferramentas não projetadas para cooperar. A interoperabilidade entre sistemas computacionais tem se tornado um tópico de extrema importância. Ela possibilita a execução conjunta de ferramentas, diminuindo a necessidade de intervenção humana para tanto. A interoperação entre ferramentas independentes e frameworks é importante não somente para facilitar o uso conjunto de ferramentas, mas também permite que outros tópicos sejam explorados. Entre eles estão o trabalho de equipes geograficamente distantes e a possibilidade de trabalho com grandes quantidades de dados, que são duas questões importantes para microeletrônica. Ainda, a interoperação entre ferramentas independentes e ambientes traz benefícios mútuos: as ferramentas podem utilizar funcionalidades dos ambientes e se adaptar aos fluxos de projeto deles; os ambientes podem ter suas funcionalidades estendidas pela inclusão de novas ferramentas em seu trabalho. Essas questões são especialmente importantes para pequenas empresas ou ferramentas acadêmicas que não têm condições de incorporar em suas ferramentas muitos dos procedimentos que os ambientes oferecem. Este trabalho apresenta uma proposta para auxiliar a interoperação entre ferramentas independentes e frameworks relevantes para a microeletrônica, através de um protocolo inspirado em SOAP (Simple Object Access Protocol), além de oferecer ferramentas de auxílio para a adaptação ao protocolo proposto. A interação com os frameworks é feita através de linguagens script disponibilizadas por eles. Estudos de caso são apresentados para demonstrar a usabilidade da proposta.