Uma Técnica de depuração e teste de circuitos integrados usando um microscópio eletrônico

O trabalho tem por objetivo mostrar uma técnica de depuração de circuitos integrados VLSI, utilizando um microscópio eletrônico de varredura (MEV) aliado ao fenômeno de contraste por tensão. São abordadas a descrição da ferramenta, técnicas de observação e depuração dos circuitos, bem como, são sugeridas estratégias de concepção visando facilitar a depuração dos circuitos. Embora tenham sido utilizados circuitos NMOS para realizar as experiências, a técnica é aplicável a circuitos MOS em geral. Resultados experimentais, utilizando circuitos projetados no PGCC, são apresentados.

Estudo das propriedades mecânicas de juntas soldadas em alta velocidade pelo processo de fricção e mistura mecânica

Na tentativa de produzir componentes cada vez mais leves e seguros a industria automotiva vem continuamente atualizando seus produtos no que diz respeito à associação de materiais, uso de uniões por solda, utilização de ligas leves em substituição de ligas de aço e etc. Três são os motivos básicos para estas mudanças: aumento da segurança dos passageiros, diminuição do consumo de combustível e redução os custos de produção. As ligas de alumínio, em sua maioria desenvolvidas para uso em tecnologia aeronáutica, vêm ganhando espaço também na produção de automóveis de passeio. Um dos maiores problemas apresentados pelas ligas de alumínio é a baixa soldabilidade dificultando a produção de componentes como os conhecidos Tailor Welded Blanks (TWB). TWB consiste em unir através de solda materiais de espessura e ou propriedades mecânicas diferentes formando uma geratriz para posterior estampagem de um componente Este trabalho inova confeccionando juntas a partir de chapas de espessuras diferentes (TWB) através de soldagem por fricção e mistura mecânica (SFMM) a partir de ligas de alumínio com velocidades de soldagem convencionais (1m/min) e em altas velocidades atingindo 5 e 10m/min dependendo da liga. Duas ligas de alumínio foram utilizadas, AA5754 (não tratável termicamente) e AA6181 (tratável termicamente). Foram realizados ensaios metalográficos, perfis de microdureza, ensaios de tração. Foram realizados também ensaios para levantamento de curvas limite de conformação através de ensaios de tração em corpos de prova etalhados e ensaios de estampabilidade. Os resultados mostram que o processo SFMM é adequado para soldas de espessuras diferentes em altas velocidades. Os ensaios de microdureza não apresentam as típicas variações observadas em processos de soldagem convencional, os testes mecânicos apresentam bons resultados, especialmente paras as juntas da liga AA6181 que em ambas as condições de soldagem apresentaram valores de tensão próximos aos valores do material de base. Os testes de estampagem mostram que as juntas da liga AA5754 apresentam desempenho superior ao material de base quando conformadas, desta forma provando que essa técnica pode ser utilizada para fabricação de geratrizes para estampagem de componentes.

Low cost BIST techniques for linear and non-linear analog circuits

With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

Novos algoritmos para roteamento de circuitos VLSI

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

Uma ferramenta para automação da geração do leiaute de circuitos analógicos sobre uma matriz de transistores MOS pré-difundidos

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Análise comparativa de desempenho de redes IP e ATM com tráfego multimídia interativo

A década de 80 é um marco para a área de comunicação de dados. Muitos estudos, pesquisas e especificações foram iniciados para permitir a integração de sistemas de comunicação para voz, vídeo e dados. Desde essa década, os cientistas procuram investir na Internet, que é um dos mais importantes e populares meios de transmissão de informações no mundo, para acomodar aplicações que permitam enviar imagens e sons por esta imensa rede de comunicação. Também nessa década, no final, o International Telecommunications Union – Telecommunication (ITU-T), especificou a tecnologia ATM, cujas pesquisas vinham ocorrendo desde o seu início. O serviço de rede tradicional na Internet é transmissão de datagramas ´besteffort ´, conforme será visto neste trabalho. Neste serviço, os pacotes da origem são enviados para o destino, sem garantia de entrega. Para aquelas aplicações que requerem garantia de entrega, o protocolo TCP (equivalente à camada 4 do RM-OSI) se encarregará da retransmissão dos pacotes que falharam ao atingir o destino para então se conseguir uma recepção correta. Para aplicações de comunicação tradicionais, como FTP e Telnet, em que uma entrega correta é mais importante que a perda de tempo da retransmissão, este serviço é satisfatório. Entretanto, uma nova classe de aplicações, as quais usam mídias múltiplas (voz, som e dados), começam a aparecer na Internet. Exemplos desta classe de aplicação são: vídeo teleconferência, vídeo sob demanda e simulação distribuída. Operações de modo tradicional para estas aplicações resultam em redução da qualidade da informação recebida e, potencialmente, ineficiência do uso da largura de banda. Para remediar este problema é desenvolvido um ambiente de serviço para tempo real, no qual múltiplas classes de serviços são oferecidas. Este ambiente estende o modelo de serviços existentes para ir ao encontro das necessidades das aplicações multimídia com obrigatoriedade de tempo real, porém esta não é uma meta muito fácil. Contudo, a comunidade pesquisadora tem conseguido desenvolver alguns mecanismos que vão pouco a pouco permitindo que este objetivo se transforme em realidade. O ATM é uma tecnologia que provê dutos de alta velocidade para a transferência de qualquer tipo de informação em pequenos pacotes de tamanho fixo, chamados células. A idéia básica é estabelecer entre dois pontos que desejam se comunicar um circuito virtual que é mantido pelos comutadores de células para levar a informação de um lado a outro. A característica marcante do ATM é a Qualidade de Servico – QoS, que garante o desempenho predefinido que determinado serviço necessita. Isso permite suportar aplicações de tempo real que são sensíveis ao atraso. O atendimento à diversidade de características de tráfego e exigências distintas de grandes quantidades de serviços é possível pelo ATM graças ao controle de tráfego reunido à capacidade de multiplexação estatística do meio em altas taxas de transmissão. O objetivo principal desta dissertação é elaborar uma comparação quantitativa e qualitativa do funcionamento de aplicações multimídia sobre IP com RSVP - Protocolo desenvolvido para realizar reservas de recursos integrante da arquitetura de Serviços Integrados (IntServ) proposta pelo IETF para oferecer qualidade de serviço para aplicações tais como aplicações multimídia. Essa proposta também inclui duas classes de serviços, sendo que nessa dissertação, o serviço de carga controlada é que está sendo utilizado. Isso deve-se a implementação dos módulos apresentados em [GRE 2001] e que foram utilizados na realização desse trabalho - e sobre ATM. A proposta final é a elaboração de uma técnica de análise baseado nas principais métricas de desempenho em redes que deve permitir uma melhor visualização do comportamento das tecnologias sob determinadas cargas de tráfego, permitindo assim uma tomada de decisão entre qual das tecnologias que deverá ser adotada em um dado momento, em uma dada situação, ou seja, a indicação do ponto de quebra tecnológica na situação modelada. Para que fosse possível fazer esta comparação, foi necessário dividir-se este trabalho em 3 grandes etapas, que são: • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia ATM; • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia IP com RSVP; • Comparativo quantitativo e qualitativo dos estudos acima.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.

Reator Gerador de Flocos - RGF : concepção e desenvolvimento básico

O objetivo geral do presente trabalho foi a concepção e o desenvolvimento de um sistema compacto de floculação em linha, em escala semipiloto, com o aproveitamento da energia cinética do fluxo hidráulico para promover a agitação necessária à dispersão de um polímero floculante e a geração dos flocos ao longo de um reator tubular helicoidal. O sistema denominado de Reator Gerador de Flocos (RGF), foi desenvolvido para a geração de flocos aerados ou não (com o uso de um colóide de Fe(OH)3, como modelo) e uma poliacrilamida catiônica de alto peso molecular (Mafloc 490C). Foram testados 5 modelos diferentes de RGFs (variação no comprimento/volume) para a geração dos flocos em diferentes vazões de alimentação e foi selecionado o reator mais eficiente em termos de separação sólido/líquido. Os estudos de avaliação da eficiência de floculação do RGF foram realizados comparativamente através da caracterização dos flocos formados e do comportamento dos flocos numa etapa posterior de separação sólido/líquido. Nos ensaios de geração de flocos não aerados foram medidos o tempo de sedimentação, a turbidez do sobrenadante e o volume sedimentado em cone Imhoff. Ainda, análise fotográfica possibilitou a medição do tamanho dos flocos não aerados e através da correlação logarítmica com a massa dos mesmos, foi possível determinar a dimensão fractal (dF) destes flocos de Fe(OH)3. A eficiência na geração de flocos aerados no RGF com o emprego de microbolhas (diâmetros inferiores a 70 mm) foi avaliada através da velocidade de ascensão dos flocos em uma célula cilíndrica fixa à uma coluna de flotação posterior ao RGF. Estudos de caracterização do regime hidráulico do reator com o emprego de traçadores (azul de metileno) e a determinação do gradiente de velocidade (G) e do número de Reynolds (Re) foram realizados. A curva de resposta do traçador apresentou um pico intenso e estreito, no perfil de velocidade investigado (3L.min-1), caracterizando um fluxo do tipo pistão para o RGF. Ainda, um regime turbulento (Re > 5000) e um G de 1420 s-1 foram determinados. O RGF 3 (modelo 3, com 12m/1,2 L) apresentou a melhor eficiência na geração dos flocos, com e sem o emprego de microbolhas. Nos ensaios de sedimentação, os melhores resultados em termos de velocidade de separação foram obtidos nas seguintes condições experimentais: 4 L.min-1 de vazão de alimentação, 5 mg.L-1 de Mafloc 490C, atingindo velocidade da ordem de 19 m.h-1, turbidez residual de 1 NTU, e volume de sólidos sedimentáveis de 7 mL.L-1. As análises fotográficas permitiram estimar flocos com diâmetros num intervalo entre 400 e 2000 mm. A partir do emprego da equação de sedimentação para fluxo laminar de Stokes, foi constatado o decréscimo da densidade flocos de Fe(OH)3 com o aumento do tamanho dos mesmos, atingindo um valor médio de 1019 kg.m-3. Um dF de 2,98 foi obtido, caracterizando um floco esférico, de baixa porosidade e com estrutura densa. Os melhores resultados na velocidade de ascensão dos flocos aerados foram obtidos com os seguintes parâmetros: vazão de alimentação de 2 L.min-1, concentração de 5 mg.L-1 de Mafloc 490C, sendo obtidas velocidades na ordem de 112 m.h-1. Esses flocos aerados ascendem com velocidades equivalentes à bolhas com diâmetros entre 185 e 240 mm (D50 entre 30-70 mm para as microbolhas individuais e isoladas). A alta velocidade de separação sólido/líquido obtida nos estudos com flocos aerados comparativamente com os flocos não aerados mostram claramente a viabilidade de emprego das microbolhas na separação por floculação- flotação (flutuação). Os resultados obtidos permitem prever um elevado potencial de aplicação em nível industrial do RGF, principalmente por apresentar um baixo tempo de residência, ausência de partes móveis (agitadores), pequena área ocupada, uma mistura do tipo pistão (ideal para floculação), ausência de curto-circuitos ou zonas mortas e um crescimento uniforme com elevada cinética na geração dos flocos.

Os efeitos de fluxos de prótons sobre dispositivos MOS no espaço

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.

Geração de sombras em objetos modelados por geometria sólida construtiva

Atualmente os sistemas computacionais mais sofisticados são aqueles que apresentam imagens gráficas. Devido às características de alta velocidade de processamento e excelente resultado na geração de imagens o uso da Computação Gráfica se dá em diversas áreas como a indústria, pesquisa, publicidade, entretenimento, medicina, treinamento, dentre outras. Este trabalho aborda dois assuntos clássicos na Computação Gráfica, Geometria Sólida Construtiva (CSG) e Sombras Projetadas. Ambos são muito importantes para esta linha de pesquisa da Ciência da Computação. A Geometria Sólida Construtiva é utilizada na modelagem de objetos e as sombras projetadas são necessárias para aumentar o realismo das imagens. Geometria sólida construtiva (CSG) é uma técnica para a modelagem de sólidos, que define sólidos complexos pela composição de sólidos simples (primitivas). Isso inclui também a composição de objetos já combinados, até que se chegue a um objeto mais complexo. Um fator muito importante e necessário na obtenção de imagens realistas e que deve ser considerado é a utilização de sombras, pois estas são eficazes no realismo e impressão espacial de objetos tridimensionais. As sombras estabelecem diversos níveis de profundidade na imagem, fazem uma pontuação geométrica na cena de modo a evitar que os objetos não pareçam estar flutuando no ar. Este trabalho consiste em apresentar uma proposta para a geração de sombras em objetos modelados pela Geometria Sólida Construtiva. Para tanto foram estudados os assuntos referentes à modelagem de objetos por CSG, algoritmos para a geração de sombras “bem delimitadas” e formas de gerar sombras na Geometria Sólida Construtiva. O processo de geração de sombras em cenas modeladas por CSG, através da aplicação das mesmas operações booleanas envolvidas na modelagem dos objetos, sobre as sombras nem sempre apresenta resultados corretos. Diante disso, foram investigadas outras formas de solucionar o problema. Dentre estas, uma alternativa é a realização de transformações na árvore binária CSG, através de outras operações, envolvendo o uso de complemento com operações de união e interseção, para a modelagem do objeto e geração da sombra correspondente. Com base nos estudos realizados foram implementados dois protótipos que exibem a sombra projetada de objetos modelados por CSG. Na implementação do protótipo A utilizaram-se as técnicas tradicionais de modelagem de sólidos e sombra projetada. Os resultados obtidos com este protótipo serviram de referência. No protótipo B os resultados foram obtidos através da aplicação da zona ativa das primitivas na modelagem dos objetos e a sombra é projetada durante o processo de avaliação de contornos do sólido. Os resultados obtidos com este protótipo são comparados com os resultados do protótipo A e são apresentados como forma de exibir a aplicação do método proposto.

Arquiteturas multi-tarefas simultâneas : SEMPRE : arquitetura SMT com capacidade de execução e escalonamento de processos

O avanço tecnológico no projeto de microprocessadores, nos recentes anos, tem seguido duas tendências principais. A primeira tenta aumentar a freqüência do relógio dos mesmos usando componentes digitais e técnicas VLSI mais eficientes. A segunda tenta explorar paralelismo no nível de instrução através da reorganização dos seus componentes internos. Dentro desta segunda abordagem estão as arquiteturas multi-tarefas simultâneas, que são capazes de extrair o paralelismo existente entre e dentro de diferentes tarefas das aplicações, executando instruções de vários fluxos simultaneamente e maximizando assim a utilização do hardware. Apesar do alto custo da implementação em hardware, acredita-se no potencial destas arquiteturas para o futuro próximo, pois é previsto que em breve haverá a disponibilidade de bilhões de transistores para o desenvolvimento de circuitos integrados. Assim, a questão principal a ser encarada talvez seja: como prover instruções paralelas para uma arquitetura deste tipo? Sabe-se que a maioria das aplicações é seqüencial pois os problemas nem sempre possuem uma solução paralela e quando a solução existe os programadores nem sempre têm habilidade para ver a solução paralela. Pensando nestas questões a arquitetura SEMPRE foi projetada. Esta arquitetura executa múltiplos processos, ao invés de múltiplas tarefas, aproveitando assim o paralelismo existente entre diferentes aplicações. Este paralelismo é mais expressivo do que aquele que existe entre tarefas dentro de uma mesma aplicação devido a não existência de sincronismo ou comunicação entre elas. Portanto, a arquitetura SEMPRE aproveita a grande quantidade de processos existentes nas estações de trabalho compartilhadas e servidores de rede. Além disso, esta arquitetura provê suporte de hardware para o escalonamento de processos e instruções especiais para o sistema operacional gerenciar processos com mínimo esforço. Assim, os tempos perdidos com o escalonamento de processos e as trocas de contextos são insignificantes nesta arquitetura, provendo ainda maior desempenho durante a execução das aplicações. Outra característica inovadora desta arquitetura é a existência de um mecanismo de prébusca de processos que, trabalhando em cooperação com o escalonamento de processos, permite reduzir faltas na cache de instruções. Também, devido a essa rápida troca de contexto, a arquitetura permite a definição de uma fatia de tempo (fatia de tempo) menor do que aquela praticada pelo sistema operacional, provendo maior dinâmica na execução das aplicações. A arquitetura SEMPRE foi analisada e avaliada usando modelagem analítica e simulação dirigida por execução de programas do SPEC95. A modelagem mostrou que o escalonamento por hardware reduz os efeitos colaterais causados pela presença de processos na cache de instruções e a simulação comprovou que as diferentes características desta arquitetura podem, juntas, prover ganho de desempenho razoável sobre outras arquiteturas multi-tarefas simultâneas equivalentes, com um pequeno acréscimo de hardware, melhor aproveitando as fatias de tempo atribuídas aos processos.

Blade : um editor de esquemáticos hierárquico voltado à colaboração

Este trabalho apresenta a proposta de um editor de diagramas hierárquico e colaborativo. Este editor tem por objetivo permitir a especificação colaborativa de circuitos através de representações gráficas. O Blade (Block And Diagram Editor), como foi chamado, permite especificações em nível lógico, usando esquemas lógicos simples, bem como esquemas hierárquicos. Ao final da montagem do circuito, a ferramenta gera uma descrição textual do sistema num formato netlist padrão. A fim de permitir especificações em diferentes níveis de abstração, o editor deve ser estendido a outras formas de diagramas, portanto seu modelo de dados deve ter flexibilidade a fim de facilitar futuras extensões. O Blade foi implementado em Java para ser inserido no Cave, um ambiente distribuído de apoio ao projeto de circuitos integrados, através do qual a ferramenta pode ser invocada e acessada remotamente. O Cave disponibiliza um serviço de colaboração que foi incorporado na ferramenta e através do qual o editor suporta o trabalho cooperativo, permitindo que os projetistas compartilhem dados de projeto, troquem mensagens de texto e, de forma colaborativa, construam uma representação gráfica do sistema. Objetivando fundamentar a proposta da nova ferramenta, é apresentado um estudo sobre ferramentas gráficas para especificação de sistemas, mais especificamente sobre editores de esquemáticos. A partir dessa revisão, do estudo do ambiente Cave e da metodologia de colaboração a ser suportada, fez-se a especificação do editor, a partir da qual implementou-se o protótipo do Blade. Além do editor, este trabalho contribuiu para a construção de uma API, um conjunto de classes Java que será disponibilizado no Cave e poderá ser utilizado no desenvolvimento de novas ferramentas. Foram realizados estudos sobre técnicas de projeto orientado a objeto, incluindo arquiteturas de software reutilizáveis e padrões de projeto de software, que foram utilizados na modelagem e na implementação da ferramenta, a fim de garantir a flexibilidade do editor e a reusabilidade de suas classes. Este trabalho também contribui com um estudo de modelagem de primitivas de projeto de sistemas. No modelo orientado a objetos utilizado no editor, podem ser encontradas construções muito utilizadas em diferentes ferramentas de projeto de sistemas, tais como hierarquia de projeto e instanciação de componentes e que, portanto, podem ser reutilizadas para a modelagem de novas ferramentas.

Projeto cooperativo no Ambiente Cave baseado em espaço compartilhado de objetos

Este trabalho apresenta o módulo Collaborative Service, uma extensão do ambiente Cave, desenvolvido para suportar conceitos de trabalho cooperativo no projeto de circuitos integrados. Esta extensão por sua vez, é baseada na metodologia Pair- Programming e nas tecnologias Jini e Javaspaces. O módulo Collaborative Service foi desenvolvido para auxiliar a continuidade do processo de desenvolvimento de circuitos integrados complexos, inserindo uma dinâmica de grupo através da extensão de Pair-Programming para máquinas remotas. Esse modelo permite que dois ou mais projetistas interajam em um mesmo projeto ou blocos de projeto, independente de suas localizações geográficas e tipos de plataformas de hardware/software. Ele foi projetado para ser genérico e essa característica o torna capaz de suportar as ferramentas de CAD, atuais e futuras, do ambiente Cave (um framework de apoio ao projeto de circuitos integrados). Como estudo de caso, foram utilizadas duas ferramentas do Ambiente Cave. O primeiro caso mostra uma cooperação em nível de descrições gráficas, representada pela ferramenta Blade, um editor de esquemáticos hierárquico. O segundo caso foi representado pelo editor de descrições textuais (VHDL, Verilog e Linguagem C), chamado Homero. No estudo de caso com a ferramenta Blade foi demonstrado que a cooperação proposta por esse modelo pode atuar sob diferentes níveis de hierarquia de projeto, além de suportar a interação de inúmeros projetistas em um mesmo bloco. Na ferramenta Homero, demonstrou-se a cooperação em nível de descrições textuais, representados por (códigos) projetos VHDL acrescidos da participação de vários projetistas. Com esses exemplos, foi possível demonstrar as estratégias de percepção e comunicação com os projetistas, além de descrever a criação de blocos de projeto de uma forma cooperativa. Como contribuição desse trabalho, acrescenta-se ao Ambiente Cave mais um recurso para o projeto de circuitos integrados. Nesse sentido, grupos de projetistas podem projetar um sistema ou circuito integrado de forma cooperativa utilizando-se das funcionalidades desse modelo.

Otimização de geometrias aerodinâmicas utilizando métodos inversos

O objetivo deste trabalho é a obtenção de uma técnica para a modelagem otimizada de corpos submetidos a fluxos de alta velocidade, como aerofólios em escoamentos transônicos e outras geometrias aerodinâmicas. A técnica é desenvolvida através de expansões em séries de Fourier para um conjunto de equações diferenciais com interrelação com as condições de contorno, sendo uma equação para a parte superior e outra para a parte inferior do aerofólio. O método de integração temporal empregado baseia-se no esquema explícito de Runge-Kutta de 5 estágios para as equações da quantidade de movimento e na relação de estado para a pressão. Para a aproximação espacial adota-se um esquema em volumes finitos no arranjo co-localizado em diferenças centrais. Utiliza-se dissipação artificial para amortecer as frequências de alta ordem do erro na solução das equações linearizadas. A obra apresenta a solução de escoamentos bi e tridimensionais de fluidos compressíveis transônicos em torno de perfis aerodinâmicos. Os testes num´ericos são realizados para as geometrias do NACA 0012 e 0009 e asas tridimensionais usando as equações de Euler, para número de Mach igual a 0.8 e ® = 0o. Os resultados encontrados comparam favoravelmente com os dados experimentais e numéricos disponíveis na literatura.

Desenvolvimento de arquitetura para sistemas de reconhecimento automático de voz baseados em modelos ocultos de Markov

Este trabalho foi realizado dentro da área de reconhecimento automático de voz (RAV). Atualmente, a maioria dos sistemas de RAV é baseada nos modelos ocultos de Markov (HMMs) [GOM 99] [GOM 99b], quer utilizando-os exclusivamente, quer utilizando-os em conjunto com outras técnicas e constituindo sistemas híbridos. A abordagem estatística dos HMMs tem mostrado ser uma das mais poderosas ferramentas disponíveis para a modelagem acústica e temporal do sinal de voz. A melhora da taxa de reconhecimento exige algoritmos mais complexos [RAV 96]. O aumento do tamanho do vocabulário ou do número de locutores exige um processamento computacional adicional. Certas aplicações, como a verificação de locutor ou o reconhecimento de diálogo podem exigir processamento em tempo real [DOD 85] [MAM 96]. Outras aplicações tais como brinquedos ou máquinas portáveis ainda podem agregar o requisito de portabilidade, e de baixo consumo, além de um sistema fisicamente compacto. Tais necessidades exigem uma solução em hardware. O presente trabalho propõe a implementação de um sistema de RAV utilizando hardware baseado em FPGAs (Field Programmable Gate Arrays) e otimizando os algoritmos que se utilizam no RAV. Foi feito um estudo dos sistemas de RAV e das técnicas que a maioria dos sistemas utiliza em cada etapa que os conforma. Deu-se especial ênfase aos Modelos Ocultos de Markov, seus algoritmos de cálculo de probabilidades, de treinamento e de decodificação de estados, e sua aplicação nos sistemas de RAV. Foi realizado um estudo comparativo dos sistemas em hardware, produzidos por outros centros de pesquisa, identificando algumas das suas características mais relevantes. Foi implementado um modelo de software, descrito neste trabalho, utilizado para validar os algoritmos de RAV e auxiliar na especificação em hardware. Um conjunto de funções digitais implementadas em FPGA, necessárias para o desenvolvimento de sistemas de RAV é descrito. Foram realizadas algumas modificações nos algoritmos de RAV para facilitar a implementação digital dos mesmos. A conexão, entre as funções digitais projetadas, para a implementação de um sistema de reconhecimento de palavras isoladas é aqui apresentado. A implementação em FPGA da etapa de pré-processamento, que inclui a pré-ênfase, janelamento e extração de características, e a implementação da etapa de reconhecimento são apresentadas finalmente neste trabalho.