Codificador JPEG baseado em FPGA

O presente trabalho consiste na implementação em hardware de unidades funcionais dedicadas e optimizadas, para a realização das operações de codificação e descodificação, definidas na norma de codificação com perda Joint Photographic Experts Group (JPEG), ITU-T T.81 ISO/IEC 10918-1. Realiza-se um estudo sobre esta norma de forma a caracterizar os seus principais blocos funcionais. A finalidade deste estudo foca-se na pesquisa e na proposta de optimizações, de forma a minimizar o hardware necessário para a realização de cada bloco, de modo a que o sistema realizado obtenha taxas de compressão elevadas, minimizando a distorção obtida. A redução de hardware de cada sistema, codificador e descodificador, é conseguida à custa da manipulação das equações dos blocos Forward Discrete Cosine Transform (FDCT) e Quantificação (Q) e dos blocos Forward Discrete Cosine Transform (IDCT) e Quantificação Inversa (IQ). Com as conclusões retiradas do estudo e através da análise de estruturas conhecidas, descreveu-se cada bloco em Very-High-Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) e fez-se a sua síntese em Field Programmable Gate Array (FPGA). Cada sistema implementado recorre à execução de cada bloco em paralelo de forma a optimizar a codificação/descodificação. Assim, para o sistema codificador, será realizada a operação da FDCT e Quantificação sobre duas matrizes diferentes e em simultâneo. O mesmo sucede para o sistema descodificador, composto pelos blocos Quantificação Inversa e IDCT. A validação de cada bloco sintetizado é executada com recurso a vectores de teste obtidos através do estudo efectuado. Após a integração de cada bloco, verificou-se que, para imagens greyscale de referência com resolução de 256 linhas por 256 colunas, é necessário 820,5 μs para a codificação de uma imagem e 830,5 μs para a descodificação da mesma. Considerando uma frequência de trabalho de 100 MHz, processam-se aproximadamente 1200 imagens por segundo.

JPEG decoder implementation on FPGA using dynamic partial reconfiguration

Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e telecomunicações

Using dynamic reconfiguration to reduce the area of a JPEG decoder on FPGA

Partial dynamic reconfiguration of FPGAs can be used to implement complex applications using the concept of virtual hardware. In this work we have used partial dynamic reconfiguration to implement a JPEG decoder with reduced area. The image decoding process was adapted to be implemented on the FPGA fabric using this technique. The architecture was tested in a low cost ZYNQ-7020 FPGA that supports dynamic reconfiguration. The results show that the proposed solution needs only 40% of the resources utilized by a static implementation. The performance of the dynamic solution is about 9X slower than the static solution by trading-off internal resources of the FPGA. A throughput of 7 images per second is achievable with the proposed partial dynamic reconfiguration solution.

Compressão de imagens em sistemas de videovigilância

As características dos vídeos recolhidos num sistema de videovigilância são bastante diferentes dos vídeos recolhidos para filmes. Cada sistema de videovigilância é único. Este trabalho trata a implementação, e especialização, de um algoritmo de codificação de vídeo para um sistema particular de videovigilância composto por três câmaras fixas. O algoritmo desenvolvido tira partido do facto de se conhecer previamente as características físicas e de utilização do local. Utilizando uma codificação inteligente, a codificação das imagens recolhidas depende do dia da semana, hora, câmara e da detecção de alterações na área que se encontra sob vigilância. A especialização é realizada através da configuração do codificador, tendo em conta critérios pré-definidos, de modo a obter uma relação adequada entre a qualidade de imagem e a compressão dos dados. As imagens são independentemente codificadas pela seguinte ordem de operações: transformada discreta do co-seno, quantização, run-length e codificação de Huffman. São armazenadas todas as imagens onde for detectado movimento, não a totalidade da imagem, mas apenas as regiões onde foi detectado movimento sendo utilizado uma decomposição em árvore quaternária. Foi implementado um protótipo de modo a avaliar o desempenho do algoritmo de codificação. O algoritmo, quando comparado com a técnica de codificação usada no sistema de videovigilância, apresenta uma maior taxa de compressão As imagens descodificadas apresentam qualidade suficiente para identificar as pessoas em pontos críticos e seguir os seus movimentos ao longo do corredor.

Projecto de uma câmara em rede em FPGA

Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e Telecomunicações