RF system design and measurement of HIRFL-CSRe

An RF system for the CSRe (cooling storage experimental ring) is designed and manufactured domestically. The present paper mainly describes the RF system design in five main sections: ferrite ring, RF cavity, RF generator, low level system and cavity cooling. The cavity is based on a type of coaxial resonator which is shorted at the end with one gap and loaded with domestic ferrite rings. The RF generator is designed in the push-pull mode and the low level control system is based on a DSP+FGPA+DDS+USB inter...

用VHDL实现的23位快速浮点数加减法器

With the development of LSI, FPGA/CPLD has been used more and more in the fields of digital signal processing and au-tocontrol and so on. And with the development of the techniques of digital processing, for fitting the system’s function, it should be a higher requirement to speed and used-resource to compute the floating point numbers. The author introduces a high speed adder-subtracter of the 23 bit’s floating point numbers, which is carried out with the parallel arithmetic and the computational speed cou...中文文摘：随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。

基于Nios-Ⅱ用于加速器监控系统的通用型可重配置嵌入式微控制器

FPGA and dedicated micro-controller chips are widely used in HIRFL-CSR monitor and control systems.This paper discusses the characteristics of HIRFL-CSR s dedicated micro-controllers and it s requirement for micro-controllers. Using programmable technology and Nios-Ⅱ processor,we have designed and implemented a reconfigurable embedded micro(controller in altera cycloneⅡ2c35f484 FPGA. The micro-controller which has low hardware cost and 185 MHz maximum operating frequency can replace the dedicated micro-cont...中文文摘：讨论并参考了冷却储存环目前使用的专用微控制器的特点和其对微控制器的需求,采用可编程技术和Nios-Ⅱ处理器,在altera-cycloneII2c35f484芯片内实现可重构微控制器。该微控制器硬件资源消耗少,最大工作频率可达185MHz,可代替目前在监控系统中大量使用的专用微控制器芯片,减小硬件设计复杂度、节约成本。

HIRFL-CSR前端总线控制器的改进设计

论述了用于兰州重离子加速器冷却存储环(HIRFL-CSR)控制系统的前端总线系统控制器的改进。改进了控制器的嵌入式操作系统和应用程序,开发了控制器和数据库交换数据的应用程序。该控制器基于BGA封装的ARM920T(ARM9)处理器和嵌入式的LINUX操作系统,可以连接标准的VGA显示器、键盘、鼠标,采用了现场可编程的FPGA器件进行背板接口设计,并具有64mA高驱动能力的总线驱动器,以及拥有灵活的接口信号定义可编程能力,是HIRFL-CSR控制系统的关键部件。

冷却存储环虚拟加速器的数据交互系统

介绍了兰州重离子加速器冷却存储环(HIRFL-CSR)为重离子治癌而改造的控制系统中的数据交互系统,数据交互系统是CSR虚拟加速器的核心。该系统能实现对256个能量级的束流控制,为以后深层重离子治癌做好准备。系统主要采用Java,COM,Oracle,ARM,DSP,FPGA等技术实现了对磁铁电源的实时、同步控制,已达到对束流的控制及束流在不同能量级间的切换控制。该系统已经运行于冷却存储环主环(CS-Rm)的束流慢引出调试中,性能稳定,能满足物理人员的要求。

静态存储器单粒子翻转率预示的在轨验证

SRAM型FPGA配置区的单粒子翻转可能对系统的功能产生严重的影响,因此必须进行针对性的加固措施,而加固的重要依据之一是在轨翻转率结果。文章将地面获得的Hitachi 4Mb SRAM HI628512单粒子翻转率预示结果与搭载在极轨卫星SAC-C等上的飞行试验的结果进行了比较。分析表明基于国内地面试验数据和FOM方法预示的在轨翻转率与国外的在轨监测数据接近,多位翻转的试验结果也得到了在轨试验数据的验证。这些结果表明我国在单粒子翻转的模拟试验技术和在轨翻转率预示方面取得了相当的进展,可以为卫星电子系统抗辐射加固设计提供有力的保障。

可用于核物理监控系统的microC/OS-Ⅱ片上系统的研究

论述了一种基于FPGA和实时操作系统microC/OS-Ⅱ、适用于核物理数据检测和实验控制的片上可编程系统SOPC(System On a Programmable Chip)的设计,并在altera-stratix-Ⅱ2S60f1020c3芯片内获得实现。该片上可编程系统的硬件处理器和实时操作系统都可根据需求裁剪、重配置。

应用于同步加速器时序控制的片上可编程系统的设计

同步加速器对控制信号的时间约束要求非常严格,时序控制是加速器控制系统中十分重要的环节。在兰州重离子加速器冷却储存环(HIRFL-CSR)控制系统中,时序控制主要采用FPGA+ARM+linux+DSP的体系结构。本文介绍基于FPGA和uClinux操作系统的片上可编程系统(SOPC)的设计,可将目前ARM+LINUX的工作完全集成在FPGA内实现,省去专用ARM芯片。其最高工作频率可达185 MHz,硬件资源消耗不到4%。片上可编程系统的硬件处理器系统和操作系统都可根据具体需求重新裁剪和配置。SOPC技术在加速器物理以及其他领域有着非常广泛的应用前景。

基于DSP的磁场电源控制器软件设计

为了使兰州重离子加速器冷却储存环的磁场电源控制器及时更新输出的波形数据,以TI公司的TM320C6713芯片为中央处理器,结合FPGA逻辑编程,采用双FIFO数据缓存机制和Aitken插值算法,编写并优化了磁场电源控制器软件系统。利用数据驱动模式的编程方式提高了系统的执行效率和可维护性。同时通过对更新的波形数据做Aitken插值运算,使其大小减少为原始数据的1/1024,提高了数据的传输和存储效率。经现场测试,本软件系统运行稳定可行,达到设计要求。

兰州重离子冷却储存环束流踢轨控制系统

踢轨系统是一种以快速脉冲方式工作的以高压大电流驱动的特殊二极磁铁系统,用于环形加速器的束流注入和引出。简要介绍了在兰州重离子加速器冷却储存环上采用ARM+DSP+FPGA技术实现踢轨控制时序的方法,时间控制精度达ns量级。ARM主要控制信号的网络通讯,踢轨系统的时序精度控制主要由DSP结合FPGA技术完成。远程时序控制信号均通过光纤传输,同时对踢轨电源的电压给定采用信号隔离器及铁氧体以抑制脉冲干扰。经现场测试,系统可以安全稳定地实现束流踢轨的控制要求。

RIBLLⅡ与CSRe中束流控制系统的设计

介绍了兰州重离子加速器冷却存储环(HIRFL-CSR)的实验环CSRe以及次级束线RIBLLⅡ中束流控制系统的设计。该系统主要采用了Java,COM,Oracle,ARM,DSP,FPGA等技术实现了对磁铁电源的实时、同步控制,已达到对束流的控制。该系统已经运行于现场的束流调试中,并在RIBLLⅡ的束流调试中运行正常、性能稳定。

基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。