Remote Effects of Hippocampal Sclerosis on Effective Connectivity during Working Memory Encoding: A Case of Connectional Diaschisis?

Accumulating evidence suggests a role for the medial temporal lobe (MTL) in working memory (WM). However, little is known concerning its functional interactions with other cortical regions in the distributed neural network subserving WM. To reveal these, we availed of subjects with MTL damage and characterized changes in effective connectivity while subjects engaged in WM task. Specifically, we compared dynamic causal models, extracted from magnetoencephalographic recordings during verbal WM encoding, in temporal lobe epilepsy patients (with left hippocampal sclerosis) and controls. Bayesian model comparison indicated that the best model (across subjects) evidenced bilateral, forward, and backward connections, coupling inferior temporal cortex (ITC), inferior frontal cortex (IFC), and MTL. MTL damage weakened backward connections from left MTL to left ITC, a decrease accompanied by strengthening of (bidirectional) connections between IFC and MTL in the contralesional hemisphere. These findings provide novel evidence concerning functional interactions between nodes of this fundamental cognitive network and sheds light on how these interactions are modified as a result of focal damage to MTL. The findings highlight that a reduced (top-down) influence of the MTL on ipsilateral language regions is accompanied by enhanced reciprocal coupling in the undamaged hemisphere providing a first demonstration of “connectional diaschisis.”

Efficiency at Rest: Magnetoencephalographic Resting-State Connectivity and Individual Differences in Verbal Working Memory

Inter-individual differences in cognitive performance are based on an efficient use of task-related brain resources. However, little is known yet on how these differences might be reflected on resting-state brain networks. Here we used Magnetoencephalography resting-state recordings to assess the relationship between a behavioral measurement of verbal working memory and functional connectivity as measured through Mutual Information. We studied theta (4?8 Hz), low alpha (8?10 Hz), high alpha (10?13 Hz), low beta (13?18 Hz) and high beta (18?30 Hz) frequency bands. A higher verbal working memory capacity was associated with a lower mutual information in the low alpha band, prominently among right-anterior and left-lateral sensors. The results suggest that an efficient brain organization in the domain of verbal working memory might be related to a lower resting-state functional connectivity across large-scale brain networks possibly involving right prefrontal and left perisylvian areas.

Age-Related Effects in Working Memory Recognition Modulated by Retroactive Interference

One of the main causes for age-related declines in working memory is a higher vulnerability to retroactive interference due to a reduced ability to suppress irrelevant information. However, the underlying neural correlates remain to be established. Magnetoencephalography was used to investigate differential neural patterns in young and older adults performing an interference-based memory task with two experimental conditions, interrupting and distracting, during successful recognition. Behaviorally, both types of retroactive interference significantly impaired accuracy at recognition more in older adults than in young adults with the latter exhibiting greater disruptions by interrupters. Magnetoencephalography revealed the presence of differential age-related neural patterns. Specifically, time-modulated activations in temporo-occipital and superior parietal regions were higher in young adults compared with older adults for the interrupting condition. These results suggest that age-related deficits in inhibitory mechanisms that increase vulnerability to retroactive interference may be associated with neural under-recruitments in a high-interference task.

MIA - a free and open source software for gray scale medical image analysis

Background Gray scale images make the bulk of data in bio-medical image analysis, and hence, the main focus of many image processing tasks lies in the processing of these monochrome images. With ever improving acquisition devices, spatial and temporal image resolution increases, and data sets become very large. Various image processing frameworks exists that make the development of new algorithms easy by using high level programming languages or visual programming. These frameworks are also accessable to researchers that have no background or little in software development because they take care of otherwise complex tasks. Specifically, the management of working memory is taken care of automatically, usually at the price of requiring more it. As a result, processing large data sets with these tools becomes increasingly difficult on work station class computers. One alternative to using these high level processing tools is the development of new algorithms in a languages like C++, that gives the developer full control over how memory is handled, but the resulting workflow for the prototyping of new algorithms is rather time intensive, and also not appropriate for a researcher with little or no knowledge in software development. Another alternative is in using command line tools that run image processing tasks, use the hard disk to store intermediate results, and provide automation by using shell scripts. Although not as convenient as, e.g. visual programming, this approach is still accessable to researchers without a background in computer science. However, only few tools exist that provide this kind of processing interface, they are usually quite task specific, and don’t provide an clear approach when one wants to shape a new command line tool from a prototype shell script. Results The proposed framework, MIA, provides a combination of command line tools, plug-ins, and libraries that make it possible to run image processing tasks interactively in a command shell and to prototype by using the according shell scripting language. Since the hard disk becomes the temporal storage memory management is usually a non-issue in the prototyping phase. By using string-based descriptions for filters, optimizers, and the likes, the transition from shell scripts to full fledged programs implemented in C++ is also made easy. In addition, its design based on atomic plug-ins and single tasks command line tools makes it easy to extend MIA, usually without the requirement to touch or recompile existing code. Conclusion In this article, we describe the general design of MIA, a general purpouse framework for gray scale image processing. We demonstrated the applicability of the software with example applications from three different research scenarios, namely motion compensation in myocardial perfusion imaging, the processing of high resolution image data that arises in virtual anthropology, and retrospective analysis of treatment outcome in orthognathic surgery. With MIA prototyping algorithms by using shell scripts that combine small, single-task command line tools is a viable alternative to the use of high level languages, an approach that is especially useful when large data sets need to be processed.

Estudio Multimodal de la Funcionalidad Cortical en ratones Transgénicos con Síndrome X Frágil y la modulación del dolor

El dolor es un síntoma frecuente en la práctica médica. En España, un estudio realizado en el año 2000 demostró que cada médico atiende un promedio de 181 pacientes con dolor por mes, la mayoría de ellos con dolor crónico moderado1. Del 7%-8% de la población europea está afectada y hasta el 5% puede ser grave2-3, se estima, que afecta a más de dos millones de españoles4. En la consulta de Atención Primaria, los pacientes con dolor neuropático tienen tasas de depresión mucho mayores 5-6-7. El dolor neuropático8 es el dolor causado por daño o enfermedad que afecta al sistema somato-sensorial, es un problema de salud pública con un alto coste laboral, debido a que existe cierto desconocimiento de sus singularidades, tanto de su diagnóstico como de su tratamiento, que al fallar, el dolor se perpetúa y se hace más rebelde a la hora de tratarlo, en la mayoría de las ocasiones pasa a ser crónico. Los mecanismos fisiopatológicos son evolutivos, se trata de un proceso progresivo e integrado que avanza si no recibe tratamiento, ocasionando graves repercusiones en la calidad de vida de los pacientes afectados9. De acuerdo a Prusiner (premio nobel de medicina 1997), en todas las enfermedades neurodegenerativas hay algún tipo de proceso anormal de la función neuronal. Las enfermedades neurodegenerativas son la consecuencia de anormalidades en el proceso de ciertas proteínas que intervienen en el ciclo celular, por lo tanto da lugar al cúmulo de las mismas en las neuronas o en sus proximidades, disminuyendo o anulando sus funciones, como la enfermedad de Alzheimer y el mismo SXF. La proteína FMRP (Fragile Mental Retardation Protein), esencial para el desarrollo cognitivo normal, ha sido relacionada con la vía piramidal del dolor10-11-12. El Síndrome de X Frágil13-14 (SXF), se debe a la mutación del Gen (FMR-1). Como consecuencia de la mutación, el gen se inactiva y no puede realizar la función de sintetizar la proteína FMRP. Por su incidencia se le considera la primera causa de Deficiencia Mental Hereditaria sólo superada por el Síndrome de Down. La electroencefalografía (EEG) es el registro de la actividad bioeléctrica cerebral que ha traído el desarrollo diario de los estudios clínicos y experimentales para el descubrimiento, diagnóstico y tratamiento de un gran número de anormalidades neurológicas y fisiológicas del cerebro y el resto del sistema nervioso central (SNC) incluyendo el dolor. El objetivo de la presente investigación es por medio de un estudio multimodal, desarrollar nuevas formas de presentación diagnóstica mediante técnicas avanzadas de procesado de señal y de imagen, determinando así los vínculos entre las evaluaciones cognitivas y su correlación anatómica con la modulación al dolor presente en patologías relacionadas con proteína FMRP. Utilizando técnicas biomédicas (funcionalestructural) para su caracterización. Para llevar a cabo esta tarea hemos utilizado el modelo animal de ratón. Nuestros resultados en este estudio multimodal demuestran que hay alteraciones en las vías de dolor en el modelo animal FMR1-KO, en concreto en la modulación encefálica (dolor neuropático), los datos se basan en los resultados del estudio estructural (imagen histología), funcional (EEG) y en pruebas de comportamiento (Laberinto de Barnes). En la Histología se muestra una clara asimetría estructural en el modelo FMR1 KO con respecto al control WT, donde el hemisferio Izquierdo tiene mayor densidad de masa neuronal en KO hembras 56.7%-60.8%, machos 58.3%-61%, en WT hembras 62.7%-62.4%, machos 55%-56.2%, hemisferio derecho-izquierdo respectivamente, esto refleja una correlación entre hemisferios muy baja en los sujetos KO (~50%) con respecto a los control WT (~90%). Se encontró correlación significativa entre las pruebas de memoria a largo plazo con respecto a la asimetría hemisférica (r = -0.48, corregido <0,05). En el estudio de comportamiento también hay diferencias, los sujetos WT tuvieron 22% un de rendimiento en la memoria a largo plazo, mientras que en los machos hay deterioro de memoria de un 28% que se corresponden con la patología en humanos. En los resultados de EEG estudiados en el hemisferio izquierdo, en el área de la corteza insular, encuentran que la latencia de la respuesta al potencial evocado es menor (22vs32 15vs96seg), la intensidad de la señal es mayor para los sujetos experimentales FMR1 KO frente a los sujetos control, esto es muy significativo dados los resultados en la histología (140vs129 145vs142 mv). Este estudio multimodal corrobora que las manifestaciones clínicas del SXF son variables dependientes de la edad y el sexo. Hemos podido corroborar en el modelo animal que en la etapa de adulto, los varones con SXF comienzan a desarrollar problemas en el desempeño de tareas que requieren la puesta en marcha de la función ejecutiva central de la memoria de trabajo (almacenamiento temporal). En el análisis del comportamiento es difícil llegar a una conclusión objetiva, se necesitan más estudios en diferentes etapas de la vida corroborados con resultados histológicos. Los avances logrados en los últimos años en su estudio han sido muy positivos, de tal modo que se están abriendo nuevas vías de investigación en un conjunto de procesos que representan un gran desafío a problemas médicos, asistenciales, sociales y económicos a los que se enfrentan los principales países desarrollados, con un aumento masivo de las expectativas de vida y de calidad. Las herramientas utilizadas en el campo de las neurociencias nos ofrecen grandes posibilidades para el desarrollo de estrategias que permitan ser utilizadas en el área de la educación, investigación y desarrollo. La genética determina la estructura del cerebro y nuestra investigación comprueba que la ausencia de FMRP también podría estar implicada en la modulación del dolor como parte de su expresión patológica siendo el modelo animal un punto importante en la investigación científica fundamental para entender el desarrollo de anormalidades en el cerebro. ABSTRACT Pain is a common symptom in medical practice. In Spain, a study conducted in 2000 each medical professional treats an average of 181 patients with pain per month, most of them with chronic moderate pain. 7% -8% of the European population is affected and up to 5% can be serious, it is estimated to affect more than two million people in Spain. In Primary Care, patients with neuropathic pain have much higher rates of depression. Neuropathic pain is caused by damage or disease affecting the somatosensory system, is a public health problem with high labor costs, there are relatively unfamiliar with the peculiarities in diagnosis and treatment, failing that, the pain is perpetuated and becomes rebellious to treat, in most cases becomes chronic. The pathophysiological mechanisms are evolutionary, its a progressive, if untreated, causing severe impact on the quality of life of affected patients. According to Prusiner (Nobel Prize for Medicine 1997), all neurodegenerative diseases there is some abnormal process of neuronal function. Neurodegenerative diseases are the result of abnormalities in the process of certain proteins involved in the cell cycle, reducing or canceling its features such as Alzheimer's disease and FXS. FMRP (Fragile Mental Retardation Protein), is essential for normal cognitive development, and has been linked to the pyramidal tract pain. Fragile X Syndrome (FXS), is due to mutation of the gene (FMR-1). As a consequence of the mutation, the gene is inactivated and can not perform the function of FMRP synthesize. For its incidence is considered the leading cause of Mental Deficiency Hereditary second only to Down Syndrome. Electroencephalography (EEG) is the recording of bioelectrical brain activity, is a advancement of clinical and experimental studies for the detection, diagnosis and treatment of many neurological and physiological abnormalities of the brain and the central nervous system, including pain. The objective of this research is a multimodal study, is the development of new forms of presentation using advanced diagnostic techniques of signal processing and image, to determine the links between cognitive evaluations and anatomic correlation with pain modulation to this protein FMRP-related pathologies. To accomplish this task have used the mouse model. Our results in this study show alterations in multimodal pain pathways in FMR1-KO in brain modulation (neuropathic pain), the data are based on the results of the structural study (histology image), functional (EEG) testing and behavior (Barnes maze). Histology In structural asymmetry shown in FMR1 KO model versus WT control, the left hemisphere is greater density of neuronal mass (KO females 56.7% -60.8%, 58.3% -61% males, females 62.7% -62.4 WT %, males 55% -56.2%), respectively right-left hemisphere, this reflects a very low correlation between hemispheres in KO (~ 50%) subjects compared to WT (~ 90%) control. Significant correlation was found between tests of long-term memory with respect to hemispheric asymmetry (r = -0.48, corrected <0.05). In the memory test there are differences too, the WT subjects had 22% yield in long-term memory, in males there memory impairment 28% corresponding to the condition in humans. The results of EEG studied in the left hemisphere, in insular cortex area, we found that the latency of the response evoked potential is lower (22vs32 15vs96seg), the signal strength is higher for the experimental subjects versus FMR1 KO control subjects, this is very significant given the results on histology (140vs129 145vs142 mv). This multimodal study confirms that the clinical manifestations of FXS are dependent variables of age and sex. We have been able to corroborate in the animal model in the adult stage, males with FXS begin developing problems in the performance of tasks that require the implementation of the central executive function of working memory (temporary storage). In behavior analysis is difficult to reach an objective conclusion, more studies are needed in different life stages corroborated with histologic findings. Advances in recent years were very positive, being opened new lines of research that represent a great challenge to physicians, health care, social and economic problems facing the major developed countries, with a massive increase in life expectancy and quality. The tools used in the field of neuroscience offer us great opportunities for the development of strategies to be used in the area of education, research and development. Genetics determines the structure of the brain and our research found that the absence of FMRP might also be involved in the modulation of pain as part of their pathological expression being an important animal model in basic scientific research to understand the development of abnormalities in brain.

Integrating periurban agrarian ecosystem services into spatial planning to cope with urban pressure

According to Corine Land Cover databases, in Europe between 1990 and 2000,77% of new artificial surfaces were built on previous agrarian areas. Urban sprawl ¡s far from being under control, between 2000 and 2006 new artificial land has grown in larger proportion than the decade before. In Spain, like in most countries, the impact of urban sprawl during the last decades has been especially significant in periurban agrarian spaces: between 2000 and 2006, 73% of new artificial surfaces were built on previous agrarian areas. The indirect impact of this trend has been even more relevant, as the expectations of appreciation in the value of land after new urban developments reinforce the ongoing trend of abandonment of agricultural land. In Madrid between 1980 and 2000 the loss of agricultural land due to abandonment of exploitation was 2-fold that due to transformation into urban areas. By comparing four case studies: Valladolild, Montpellier.Florence and Den Haag, this paper explores if urban and territorial planning may contribute to reduce urban pressure on the hinterland. In spite of their diversity, these regions have in common a relative prosperity arising from their territorial endowments, though their landscapes are still under pressure. The three last ones have been working for years on mainstream concepts like multifunctional agriculture. The systematic comparison and the analysis of successful approaches provide some clues on how to reconsider urban planning in order to preserve agricultural land. The final remarks highlight the context in which public commitment, legal protection instruments and financial strategies may contribute to the goals of urban, peri-urban or regional planning about fostering agrarian ecosystem services

Distributed Web Interface for Real-Time Spatial Audio Reproduction System

SSR es el acrónimo de SoundScape Renderer (tool for real-time spatial audio reproduction providing a variety of rendering algorithms), es un programa escrito en su mayoría en C++. El programa permite al usuario escuchar tanto sonidos grabados con anterioridad como sonidos en directo. El sonido o los sonidos se oirán, desde el punto de vista del oyente, como si el sonido se produjese en el punto que el programa decida, lo interesante de este proyecto es que el sonido podrá cambiar de lugar, moverse, etc. Todo en tiempo real. Esto se consigue sin modificar el sonido al grabarlo pero sí al emitirlo, el programa calcula las variaciones necesarias para que al emitir el sonido al oyente le llegue como si el sonido realmente se generase en un punto del espacio o lo más parecido posible. La sensación de movimiento no deja de ser el punto anterior cambiando de lugar. La idea era crear una aplicación web basada en Canvas de HTML5 que se comunicará con esta interfaz de usuario remota. Así se solucionarían todos los problemas de compatibilidad ya que cualquier dispositivo con posibilidad de visualizar páginas web podría correr una aplicación basada en estándares web, por ejemplo un sistema con Windows o un móvil con navegador. El protocolo debía de ser WebSocket porque es un protocolo HTML5 y ofrece las “garantías” de latencia que una aplicación con necesidades de información en tiempo real requiere. Nos permite una comunicación full-dúplex asíncrona sin mucho payload que es justo lo que se venía a evitar al no usar polling normal de HTML. El problema que surgió fue que la interfaz de usuario de red que tenía el programa no era compatible con WebSocket debido a un handshacking inicial y obligatorio que realiza el protocolo, por lo que se necesitaba otra interfaz de red. Se decidió entonces cambiar a JSON como formato para el intercambio de mensajes. Al final el proyecto comprende no sólo la aplicación web basada en Canvas sino también un servidor funcional y la definición de una nueva interfaz de usuario de red con su protocolo añadido. ABSTRACT. This project aims to become a part of the SSR tool to extend its capabilities in the field of the access. SSR is an acronym for SoundScape Renderer, is a program mostly written in C++ that allows you to hear already recorded or live sound with a variety of sound equipment as if the sound came from a desired place in the space. Like the web-page of the SSR says surely better explained: “The SoundScape Renderer (SSR) is a tool for real-time spatial audio reproduction providing a variety of rendering algorithms.” The application can be used with a graphical interface written in Qt but has also a network interface for external applications to use it. This network interface communicates using XML messages. A good example of it is the Android client. This Android client is already working. In order to use the application should be run it by loading an audio source and the wanted environment so that the renderer knows what to do. In that moment the server binds and anyone can use the network interface. Since the network interface is documented everyone can make an application to interact with this network interface. So the application can have as many user interfaces as wanted. The part that is developed in this project has nothing to do neither with audio rendering nor even with the reproduction of the spatial audio. The part that is developed here is about the interface used in the SSR application. As it can be deduced from the title: “Distributed Web Interface for Real-Time Spatial Audio Reproduction System”, this work aims only to offer the interface via web for the SSR (“Real-Time Spatial Audio Reproduction System”). The idea is not to make a new graphical interface for SSR but to allow more types of interfaces and communication. To accomplish the objective of allowing more graphical interfaces this project is going to use a new network interface. By now the SSR application is using only XML for data interchange but this new network interface support JSON. This project comprehends the server that launch the application, the user interface and the new network interface. It is done with these modules in order to allow creating new user interfaces that can communicate with the server or new servers that can communicate with the user interface by defining a complete network interface for data interchange.

Optical memory with twisted nematic liquid crystal (TNLC) devices

A design for obtaining memory in optical bistability with liquid crystals is reported. This design uses optical feedback on a twisted nematie liquid crystal ( TNLC ) through an optoelectronic system. A constant input light is the read-out and its value depends on the desired initial working point, usually at the bottom of the T(V) vs. V curve. Light levels depend on the feedback. An input light pulse change the working point to the top of the transmission curve. When this pulse vanishes, the working point remains at the upper part of the curve. Hence a memory function is obtained. Minimum pulse width needed was 1msec. ON-OPF ratio was 100:3.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Resilence, rural development and suistainable management: a working with people model approach

Nowadays, it has become evident the need to seek sustainable development models that address challenges arising in a variety of contexts. The resilience concept appears connected to the ability of people to cope with adversities that inevitably arise due to context dynamics, at different spatial and temporal scales. This concept is related to the model known as Working With People (WWP), focused on rural development projects planning, management and evaluation, from the integration of three dimensions: technical-entrepreneurial, ethical-social and political-contextual. The research reported is part of the RETHINK European Project, whose overall aim is farm modernization and rural resilience. The resilience concept has been analyzed, in the scope of rural development projects management, and a relationship with the WWP model has been established. To this end, a thorough review of the scientific literature concerning this topic has been addressed, in order to develop the state of the art of the different concepts and models involved. A conceptual proposal for the integration of resilience in rural development projects sustainable management, through the three-dimensional WWP model is presented.

The Future of the Technologies of Shell and spatial Structures. Bridges

The objective of this lecture is try to predict the future of this important type of spatial structures. In this way the activities of the different IASS Technical Working Groups can be stimulated and coordinated in order to play a more relevant role in this future. To grasp a possible evolution of bridges it is convenient a reflection on the bridge history and on their present situation, particularly in relation to the different existing achievements.

Memory isolation in many-core embedded systems

The current approach to developing mixed-criticality sys- tems is by partitioning the hardware resources (processors, memory and I/O devices) among the different applications. Partitions are isolated from each other both in the temporal and the spatial domain, so that low-criticality applications cannot compromise other applications with a higher level of criticality in case of misbehaviour. New architectures based on many-core processors open the way to highly parallel systems in which each partition can be allocated to a set of dedicated proces- sor cores, thus simplifying partition scheduling and temporal separation. Moreover, spatial isolation can also benefit from many-core architectures, by using simpler hardware mechanisms to protect the address spaces of different applications. This paper describes an architecture for many- core embedded partitioned systems, together with some implementation advice for spatial isolation.

A partial study of vertical distribution of conventional no-till seeders and spatial variability of seed depth placement of maize in the Alentejo region, Portugal

The requirements for a good stand in a no-till field are the same as those for conventional planting as well as added field and machinery management. Among the various factors that contribute towards producing a successful maize crop, seed depth placement is a key determinant. Although most no-till planters on the market work well under good soil and residue conditions, adjustments and even modifications are frequently needed when working with compacted or wet soils or with heavy residues. The main objective of this study, carried out in 2010, 2011 and 2012, was to evaluate the vertical distribution and spatial variability of seed depth placement in a maize crop under no-till conditions, using precision farming technologies and conventional no-till seeders. The results obtained indicate that the seed depth placement was affected by soil moisture content and forward speed. The seed depth placement was negatively correlated with soil resistance and seeding depth had a significant impact on mean emergence time and the percentage of emerged plants. Shallow average depth values and high coefficients of variation suggest a need for improvements in controlling the seeders’ sowing depth mechanism or more accurate calibration by operators in the field.