On-Chip Thermal Monitoring: Design, Placement and Interconnection of Temperature Sensors

La temperatura es una preocupación que juega un papel protagonista en el diseño de circuitos integrados modernos. El importante aumento de las densidades de potencia que conllevan las últimas generaciones tecnológicas ha producido la aparición de gradientes térmicos y puntos calientes durante el funcionamiento normal de los chips. La temperatura tiene un impacto negativo en varios parámetros del circuito integrado como el retardo de las puertas, los gastos de disipación de calor, la fiabilidad, el consumo de energía, etc. Con el fin de luchar contra estos efectos nocivos, la técnicas de gestión dinámica de la temperatura (DTM) adaptan el comportamiento del chip en función en la información que proporciona un sistema de monitorización que mide en tiempo de ejecución la información térmica de la superficie del dado. El campo de la monitorización de la temperatura en el chip ha llamado la atención de la comunidad científica en los últimos años y es el objeto de estudio de esta tesis. Esta tesis aborda la temática de control de la temperatura en el chip desde diferentes perspectivas y niveles, ofreciendo soluciones a algunos de los temas más importantes. Los niveles físico y circuital se cubren con el diseño y la caracterización de dos nuevos sensores de temperatura especialmente diseñados para los propósitos de las técnicas DTM. El primer sensor está basado en un mecanismo que obtiene un pulso de anchura variable dependiente de la relación de las corrientes de fuga con la temperatura. De manera resumida, se carga un nodo del circuito y posteriormente se deja flotando de tal manera que se descarga a través de las corrientes de fugas de un transistor; el tiempo de descarga del nodo es la anchura del pulso. Dado que la anchura del pulso muestra una dependencia exponencial con la temperatura, la conversión a una palabra digital se realiza por medio de un contador logarítmico que realiza tanto la conversión tiempo a digital como la linealización de la salida. La estructura resultante de esta combinación de elementos se implementa en una tecnología de 0,35 _m. El sensor ocupa un área muy reducida, 10.250 nm2, y consume muy poca energía, 1.05-65.5nW a 5 muestras/s, estas cifras superaron todos los trabajos previos en el momento en que se publicó por primera vez y en el momento de la publicación de esta tesis, superan a todas las implementaciones anteriores fabricadas en el mismo nodo tecnológico. En cuanto a la precisión, el sensor ofrece una buena linealidad, incluso sin calibrar; se obtiene un error 3_ de 1,97oC, adecuado para tratar con las aplicaciones de DTM. Como se ha explicado, el sensor es completamente compatible con los procesos de fabricación CMOS, este hecho, junto con sus valores reducidos de área y consumo, lo hacen especialmente adecuado para la integración en un sistema de monitorización de DTM con un conjunto de monitores empotrados distribuidos a través del chip. Las crecientes incertidumbres de proceso asociadas a los últimos nodos tecnológicos comprometen las características de linealidad de nuestra primera propuesta de sensor. Con el objetivo de superar estos problemas, proponemos una nueva técnica para obtener la temperatura. La nueva técnica también está basada en las dependencias térmicas de las corrientes de fuga que se utilizan para descargar un nodo flotante. La novedad es que ahora la medida viene dada por el cociente de dos medidas diferentes, en una de las cuales se altera una característica del transistor de descarga |la tensión de puerta. Este cociente resulta ser muy robusto frente a variaciones de proceso y, además, la linealidad obtenida cumple ampliamente los requisitos impuestos por las políticas DTM |error 3_ de 1,17oC considerando variaciones del proceso y calibrando en dos puntos. La implementación de la parte sensora de esta nueva técnica implica varias consideraciones de diseño, tales como la generación de una referencia de tensión independiente de variaciones de proceso, que se analizan en profundidad en la tesis. Para la conversión tiempo-a-digital, se emplea la misma estructura de digitalización que en el primer sensor. Para la implementación física de la parte de digitalización, se ha construido una biblioteca de células estándar completamente nueva orientada a la reducción de área y consumo. El sensor resultante de la unión de todos los bloques se caracteriza por una energía por muestra ultra baja (48-640 pJ) y un área diminuta de 0,0016 mm2, esta cifra mejora todos los trabajos previos. Para probar esta afirmación, se realiza una comparación exhaustiva con más de 40 propuestas de sensores en la literatura científica. Subiendo el nivel de abstracción al sistema, la tercera contribución se centra en el modelado de un sistema de monitorización que consiste de un conjunto de sensores distribuidos por la superficie del chip. Todos los trabajos anteriores de la literatura tienen como objetivo maximizar la precisión del sistema con el mínimo número de monitores. Como novedad, en nuestra propuesta se introducen nuevos parámetros de calidad aparte del número de sensores, también se considera el consumo de energía, la frecuencia de muestreo, los costes de interconexión y la posibilidad de elegir diferentes tipos de monitores. El modelo se introduce en un algoritmo de recocido simulado que recibe la información térmica de un sistema, sus propiedades físicas, limitaciones de área, potencia e interconexión y una colección de tipos de monitor; el algoritmo proporciona el tipo seleccionado de monitor, el número de monitores, su posición y la velocidad de muestreo _optima. Para probar la validez del algoritmo, se presentan varios casos de estudio para el procesador Alpha 21364 considerando distintas restricciones. En comparación con otros trabajos previos en la literatura, el modelo que aquí se presenta es el más completo. Finalmente, la última contribución se dirige al nivel de red, partiendo de un conjunto de monitores de temperatura de posiciones conocidas, nos concentramos en resolver el problema de la conexión de los sensores de una forma eficiente en área y consumo. Nuestra primera propuesta en este campo es la introducción de un nuevo nivel en la jerarquía de interconexión, el nivel de trillado (o threshing en inglés), entre los monitores y los buses tradicionales de periféricos. En este nuevo nivel se aplica selectividad de datos para reducir la cantidad de información que se envía al controlador central. La idea detrás de este nuevo nivel es que en este tipo de redes la mayoría de los datos es inútil, porque desde el punto de vista del controlador sólo una pequeña cantidad de datos |normalmente sólo los valores extremos| es de interés. Para cubrir el nuevo nivel, proponemos una red de monitorización mono-conexión que se basa en un esquema de señalización en el dominio de tiempo. Este esquema reduce significativamente tanto la actividad de conmutación sobre la conexión como el consumo de energía de la red. Otra ventaja de este esquema es que los datos de los monitores llegan directamente ordenados al controlador. Si este tipo de señalización se aplica a sensores que realizan conversión tiempo-a-digital, se puede obtener compartición de recursos de digitalización tanto en tiempo como en espacio, lo que supone un importante ahorro de área y consumo. Finalmente, se presentan dos prototipos de sistemas de monitorización completos que de manera significativa superan la características de trabajos anteriores en términos de área y, especialmente, consumo de energía. Abstract Temperature is a first class design concern in modern integrated circuits. The important increase in power densities associated to recent technology evolutions has lead to the apparition of thermal gradients and hot spots during run time operation. Temperature impacts several circuit parameters such as speed, cooling budgets, reliability, power consumption, etc. In order to fight against these negative effects, dynamic thermal management (DTM) techniques adapt the behavior of the chip relying on the information of a monitoring system that provides run-time thermal information of the die surface. The field of on-chip temperature monitoring has drawn the attention of the scientific community in the recent years and is the object of study of this thesis. This thesis approaches the matter of on-chip temperature monitoring from different perspectives and levels, providing solutions to some of the most important issues. The physical and circuital levels are covered with the design and characterization of two novel temperature sensors specially tailored for DTM purposes. The first sensor is based upon a mechanism that obtains a pulse with a varying width based on the variations of the leakage currents on the temperature. In a nutshell, a circuit node is charged and subsequently left floating so that it discharges away through the subthreshold currents of a transistor; the time the node takes to discharge is the width of the pulse. Since the width of the pulse displays an exponential dependence on the temperature, the conversion into a digital word is realized by means of a logarithmic counter that performs both the timeto- digital conversion and the linearization of the output. The structure resulting from this combination of elements is implemented in a 0.35_m technology and is characterized by very reduced area, 10250 nm2, and power consumption, 1.05-65.5 nW at 5 samples/s, these figures outperformed all previous works by the time it was first published and still, by the time of the publication of this thesis, they outnumber all previous implementations in the same technology node. Concerning the accuracy, the sensor exhibits good linearity, even without calibration it displays a 3_ error of 1.97oC, appropriate to deal with DTM applications. As explained, the sensor is completely compatible with standard CMOS processes, this fact, along with its tiny area and power overhead, makes it specially suitable for the integration in a DTM monitoring system with a collection of on-chip monitors distributed across the chip. The exacerbated process fluctuations carried along with recent technology nodes jeop-ardize the linearity characteristics of the first sensor. In order to overcome these problems, a new temperature inferring technique is proposed. In this case, we also rely on the thermal dependencies of leakage currents that are used to discharge a floating node, but now, the result comes from the ratio of two different measures, in one of which we alter a characteristic of the discharging transistor |the gate voltage. This ratio proves to be very robust against process variations and displays a more than suficient linearity on the temperature |1.17oC 3_ error considering process variations and performing two-point calibration. The implementation of the sensing part based on this new technique implies several issues, such as the generation of process variations independent voltage reference, that are analyzed in depth in the thesis. In order to perform the time-to-digital conversion, we employ the same digitization structure the former sensor used. A completely new standard cell library targeting low area and power overhead is built from scratch to implement the digitization part. Putting all the pieces together, we achieve a complete sensor system that is characterized by ultra low energy per conversion of 48-640pJ and area of 0.0016mm2, this figure outperforms all previous works. To prove this statement, we perform a thorough comparison with over 40 works from the scientific literature. Moving up to the system level, the third contribution is centered on the modeling of a monitoring system consisting of set of thermal sensors distributed across the chip. All previous works from the literature target maximizing the accuracy of the system with the minimum number of monitors. In contrast, we introduce new metrics of quality apart form just the number of sensors; we consider the power consumption, the sampling frequency, the possibility to consider different types of monitors and the interconnection costs. The model is introduced in a simulated annealing algorithm that receives the thermal information of a system, its physical properties, area, power and interconnection constraints and a collection of monitor types; the algorithm yields the selected type of monitor, the number of monitors, their position and the optimum sampling rate. We test the algorithm with the Alpha 21364 processor under several constraint configurations to prove its validity. When compared to other previous works in the literature, the modeling presented here is the most complete. Finally, the last contribution targets the networking level, given an allocated set of temperature monitors, we focused on solving the problem of connecting them in an efficient way from the area and power perspectives. Our first proposal in this area is the introduction of a new interconnection hierarchy level, the threshing level, in between the monitors and the traditional peripheral buses that applies data selectivity to reduce the amount of information that is sent to the central controller. The idea behind this new level is that in this kind of networks most data are useless because from the controller viewpoint just a small amount of data |normally extreme values| is of interest. To cover the new interconnection level, we propose a single-wire monitoring network based on a time-domain signaling scheme that significantly reduces both the switching activity over the wire and the power consumption of the network. This scheme codes the information in the time domain and allows a straightforward obtention of an ordered list of values from the maximum to the minimum. If the scheme is applied to monitors that employ TDC, digitization resource sharing is achieved, producing an important saving in area and power consumption. Two prototypes of complete monitoring systems are presented, they significantly overcome previous works in terms of area and, specially, power consumption.

Temperature Sensor Placement Including Routing Overhead and Sampling Inaccuracies

Dynamic thermal management techniques require a collection of on-chip thermal sensors that imply a significant area and power overhead. Finding the optimum number of temperature monitors and their location on the chip surface to optimize accuracy is an NP-hard problem. In this work we improve the modeling of the problem by including area, power and networking constraints along with the consideration of three inaccuracy terms: spatial errors, sampling rate errors and monitor-inherent errors. The problem is solved by the simulated annealing algorithm. We apply the algorithm to a test case employing three different types of monitors to highlight the importance of the different metrics. Finally we present a case study of the Alpha 21364 processor under two different constraint scenarios.

Overal reaction rate and stoichiometry for thermal decomposition of hydrazine

An asymptotic analysîs of the Eberstein-Glassman kinetic mechanlsm for the thermal décomposition of hydrazine is carried out. It is shown that at températures near 800°K and near 1000°K,and for hydrazine molar fractions of the order of unity, 10-2 the entire kinetics reduces to a single, overall reaction. Characteristic times for the chemical relaxation of ail active, intermediate species produced in the décomposition, and for the overall reaction, are obtained. Explicit expressions for the overall reaction rate and stoichiometry are given as functions of température, total molar concentration (or pressure)and hydrazine molar fraction. Approximate, patched expressions can then be obtained for values of température and hydrazine molar fraction between 750 and 1000°K, and 1 and 10-3 respectively.

High data rate modulation of high power 1060-nm DBR tapered lasers with separate contacts

Direct optical modulation at 2.5 Gb/s with amplitude of more than 0.5 W has been demonstrated in single longitudinal mode distributed Bragg reflector tapered lasers emitting at 1060 nm with separated injection of the ridge waveguide and tapered sections. The modulating signal of ~110 mA peak to peak was applied to the ridge waveguide section, yielding a high modulation efficiency of ~5 W/A. The large-signal frequency response of the experimental set-up was limited by the bandwidth of the electrical amplifier rather than by the internal dynamics of the laser, indicating that higher bit rates could be achieved with improved driving electronics.

Multiscale modeling of the plastic behaviour in single crystal tungsten: from atomistic to crystal plasticity simulations

En una planta de fusión, los materiales en contacto con el plasma así como los materiales de primera pared experimentan condiciones particularmente hostiles al estar expuestos a altos flujos de partículas, neutrones y grandes cargas térmicas. Como consecuencia de estas diferentes y complejas condiciones de trabajo, el estudio, desarrollo y diseño de estos materiales es uno de los más importantes retos que ha surgido en los últimos años para la comunidad científica en el campo de los materiales y la energía. Debido a su baja tasa de erosión, alta resistencia al sputtering, alta conductividad térmica, muy alto punto de fusión y baja retención de tritio, el tungsteno (wolframio) es un importante candidato como material de primera pared y como posible material estructural avanzado en fusión por confinamiento magnético e inercial. Sin embargo, el tiempo de vida del tungsteno viene controlado por diversos factores como son su respuesta termo-mecánica en la superficie, la posibilidad de fusión y el fallo por acumulación de helio. Es por ello que el tiempo de vida limitado por la respuesta mecánica del tungsteno (W), y en particular su fragilidad, sean dos importantes aspectos que tienes que ser investigados. El comportamiento plástico en materiales refractarios con estructura cristalina cúbica centrada en las caras (bcc) como el tungsteno está gobernado por las dislocaciones de tipo tornillo a escala atómica y por conjuntos e interacciones de dislocaciones a escalas más grandes. El modelado de este complejo comportamiento requiere la aplicación de métodos capaces de resolver de forma rigurosa cada una de las escalas. El trabajo que se presenta en esta tesis propone un modelado multiescala que es capaz de dar respuestas ingenieriles a las solicitudes técnicas del tungsteno, y que a su vez está apoyado por la rigurosa física subyacente a extensas simulaciones atomísticas. En primer lugar, las propiedades estáticas y dinámicas de las dislocaciones de tipo tornillo en cinco potenciales interatómicos de tungsteno son comparadas, determinando cuáles de ellos garantizan una mayor fidelidad física y eficiencia computacional. Las grandes tasas de deformación asociadas a las técnicas de dinámica molecular hacen que las funciones de movilidad de las dislocaciones obtenidas no puedan ser utilizadas en los siguientes pasos del modelado multiescala. En este trabajo, proponemos dos métodos alternativos para obtener las funciones de movilidad de las dislocaciones: un modelo Monte Cario cinético y expresiones analíticas. El conjunto de parámetros necesarios para formular el modelo de Monte Cario cinético y la ley de movilidad analítica son calculados atomísticamente. Estos parámetros incluyen, pero no se limitan a: la determinación de las entalpias y energías de formación de las parejas de escalones que forman las dislocaciones, la parametrización de los efectos de no Schmid característicos en materiales bcc,etc. Conociendo la ley de movilidad de las dislocaciones en función del esfuerzo aplicado y la temperatura, se introduce esta relación como ecuación de flujo dentro de un modelo de plasticidad cristalina. La predicción del modelo sobre la dependencia del límite de fluencia con la temperatura es validada experimentalmente con ensayos uniaxiales en tungsteno monocristalino. A continuación, se calcula el límite de fluencia al aplicar ensayos uniaxiales de tensión para un conjunto de orientaciones cristalográticas dentro del triángulo estándar variando la tasa de deformación y la temperatura de los ensayos. Finalmente, y con el objetivo de ser capaces de predecir una respuesta más dúctil del tungsteno para una variedad de estados de carga, se realizan ensayos biaxiales de tensión sobre algunas de las orientaciones cristalográficas ya estudiadas en función de la temperatura.-------------------------------------------------------------------------ABSTRACT ----------------------------------------------------------Tungsten and tungsten alloys are being considered as leading candidates for structural and functional materials in future fusion energy devices. The most attractive properties of tungsten for the design of magnetic and inertial fusion energy reactors are its high melting point, high thermal conductivity, low sputtering yield and low longterm disposal radioactive footprint. However, tungsten also presents a very low fracture toughness, mostly associated with inter-granular failure and bulk plasticity, that limits its applications. As a result of these various and complex conditions of work, the study, development and design of these materials is one of the most important challenges that have emerged in recent years to the scientific community in the field of materials for energy applications. The plastic behavior of body-centered cubic (bcc) refractory metals like tungsten is governed by the kink-pair mediated thermally activated motion of h¿ (\1 11)i screw dislocations on the atomistic scale and by ensembles and interactions of dislocations at larger scales. Modeling this complex behavior requires the application of methods capable of resolving rigorously each relevant scale. The work presented in this thesis proposes a multiscale model approach that gives engineering-level responses to the technical specifications required for the use of tungsten in fusion energy reactors, and it is also supported by the rigorous underlying physics of extensive atomistic simulations. First, the static and dynamic properties of screw dislocations in five interatomic potentials for tungsten are compared, determining which of these ensure greater physical fidelity and computational efficiency. The large strain rates associated with molecular dynamics techniques make the dislocation mobility functions obtained not suitable to be used in the next steps of the multiscale model. Therefore, it is necessary to employ mobility laws obtained from a different method. In this work, we suggest two alternative methods to get the dislocation mobility functions: a kinetic Monte Carlo model and analytical expressions. The set of parameters needed to formulate the kinetic Monte Carlo model and the analytical mobility law are calculated atomistically. These parameters include, but are not limited to: enthalpy and energy barriers of kink-pairs as a function of the stress, width of the kink-pairs, non-Schmid effects ( both twinning-antitwinning asymmetry and non-glide stresses), etc. The function relating dislocation velocity with applied stress and temperature is used as the main source of constitutive information into a dislocation-based crystal plasticity framework. We validate the dependence of the yield strength with the temperature predicted by the model against existing experimental data of tensile tests in singlecrystal tungsten, with excellent agreement between the simulations and the measured data. We then extend the model to a number of crystallographic orientations uniformly distributed in the standard triangle and study the effects of temperature and strain rate. Finally, we perform biaxial tensile tests and provide the yield surface as a function of the temperature for some of the crystallographic orientations explored in the uniaxial tensile tests.

Design and optimization of optical, fiber based PSK demodulators for high-bit-rate optical networks

El objetivo principal de esta tesis ha sido el diseño y la optimización de receptores implementados con fibra óptica, para ser usados en redes ópticas de alta velocidad que empleen formatos de modulación de fase. En los últimos años, los formatos de modulación de fase (Phase Shift keying, PSK) han captado gran atención debido a la mejora de sus prestaciones respecto a los formatos de modulación convencionales. Principalmente, presentan una mejora de la eficiencia espectral y una mayor tolerancia a la degradación de la señal causada por la dispersión cromática, la dispersión por modo de polarización y los efectos no-lineales en la fibra óptica. En este trabajo, se analizan en detalle los formatos PSK, incluyendo sus variantes de modulación de fase diferencial (Differential Phase Shift Keying, DPSK), en cuadratura (Differential Quadrature Phase Shift Keying, DQPSK) y multiplexación en polarización (Polarization Multiplexing Differential Quadrature Phase Shift Keying, PM-DQPSK), con la finalidad de diseñar y optimizar los receptores que permita su demodulación. Para ello, se han analizado y desarrollado nuevas estructuras que ofrecen una mejora en las prestaciones del receptor y una reducción de coste comparadas con las actualmente disponibles. Para la demodulación de señales DPSK, en esta tesis, se proponen dos nuevos receptores basados en un interferómetro en línea Mach-Zehnder (MZI) implementado con tecnología todo-fibra. El principio de funcionamiento de los MZI todo-fibra propuestos se asienta en la interferencia modal que se produce en una fibra multimodo (MMF) cuando se situada entre dos monomodo (SMF). Este tipo de configuración (monomodo-multimodo-monomodo, SMS) presenta un buen ratio de extinción interferente si la potencia acoplada en la fibra multimodo se reparte, principal y equitativamente, entre dos modos dominantes. Con este objetivo, se han estudiado y demostrado tanto teórica como experimentalmente dos nuevas estructuras SMS que mejoran el ratio de extinción. Una de las propuestas se basa en emplear una fibra multimodo de índice gradual cuyo perfil del índice de refracción presenta un hundimiento en su zona central. La otra consiste en una estructura SMS con las fibras desalineadas y donde la fibra multimodo es una fibra de índice gradual convencional. Para las dos estructuras, mediante el análisis teórico desarrollado, se ha demostrado que el 80 – 90% de la potencia de entrada se acopla a los dos modos dominantes de la fibra multimodo y se consigue una diferencia inferior al 10% entre ellos. También se ha demostrado experimentalmente que se puede obtener un ratio de extinción de al menos 12 dB. Con el objeto de demostrar la capacidad de estas estructuras para ser empleadas como demoduladores de señales DPSK, se han realizado numerosas simulaciones de un sistema de transmisión óptico completo y se ha analizado la calidad del receptor bajo diferentes perspectivas, tales como la sensibilidad, la tolerancia a un filtrado óptico severo o la tolerancia a las dispersiones cromática y por modo de polarización. En todos los casos se ha concluido que los receptores propuestos presentan rendimientos comparables a los obtenidos con receptores convencionales. En esta tesis, también se presenta un diseño alternativo para la implementación de un receptor DQPSK, basado en el uso de una fibra mantenedora de la polarización (PMF). A través del análisi teórico y del desarrollo de simulaciones numéricas, se ha demostrado que el receptor DQPSK propuesto presenta prestaciones similares a los convencionales. Para complementar el trabajo realizado sobre el receptor DQPSK basado en PMF, se ha extendido el estudio de su principio de demodulación con el objeto de demodular señales PM-DQPSK, obteniendo como resultado la propuesta de una nueva estructura de demodulación. El receptor PM-DQPSK propuesto se basa en la estructura conjunta de una única línea de retardo junto con un rotador de polarización. Se ha analizado la calidad de los receptores DQPSK y PM-DQPSK bajo diferentes perspectivas, tales como la sensibilidad, la tolerancia a un filtrado óptico severo, la tolerancia a las dispersiones cromática y por modo de polarización o su comportamiento bajo condiciones no-ideales. En comparación con los receptores convencionales, nuestra propuesta exhibe prestaciones similares y además permite un diseño más simple que redunda en un coste potencialmente menor. En las redes de comunicaciones ópticas actuales se utiliza la tecnología de multimplexación en longitud de onda (WDM) que obliga al uso de filtros ópticos con bandas de paso lo más estrechas posibles y a emplear una serie de dispositivos que incorporan filtros en su arquitectura, tales como los multiplexores, demultiplexores, ROADMs, conmutadores y OXCs. Todos estos dispositivos conectados entre sí son equivalentes a una cadena de filtros cuyo ancho de banda se va haciendo cada vez más estrecho, llegando a distorsionar la forma de onda de las señales. Por esto, además de analizar el impacto del filtrado óptico en las señales de 40 Gbps DQPSK y 100 Gbps PM-DQPSK, este trabajo de tesis se completa estudiando qué tipo de filtro óptico minimiza las degradaciones causadas en la señal y analizando el número máximo de filtros concatenados que permiten mantener la calidad requerida al sistema. Se han estudiado y simulado cuatro tipos de filtros ópticos;Butterworth, Bessel, FBG y F-P. ABSTRACT The objective of this thesis is the design and optimization of optical fiber-based phase shift keying (PSK) demodulators for high-bit-rate optical networks. PSK modulation formats have attracted significant attention in recent years, because of the better performance with respect to conventional modulation formats. Principally, PSK signals can improve spectrum efficiency and tolerate more signal degradation caused by chromatic dispersion, polarization mode dispersion and nonlinearities in the fiber. In this work, many PSK formats were analyzed in detail, including the variants of differential phase modulation (Differential Phase Shift Keying, DPSK), in quadrature (Differential Quadrature Phase Shift Keying, DQPSK) and polarization multiplexing (Polarization Multiplexing Differential Quadrature Phase Shift Keying, PM-DQPSK), in order to design and optimize receivers enabling demodulations. Therefore, novel structures, which offer good receiver performances and a reduction in cost compared to the current structures, have been analyzed and developed. Two novel receivers based on an all-fiber in-line Mach-Zehnder interferometer (MZI) were proposed for DPSK signal demodulation in this thesis. The operating principle of the all-fiber MZI is based on the modal interference that occurs in a multimode fiber (MMF) when it is located between two single-mode fibers (SMFs). This type of configuration (Single-mode-multimode-single-mode, SMS) can provide a good extinction ratio if the incoming power from the SMF could be coupled equally into two dominant modes excited in the MMF. In order to improve the interference extinction ratio, two novel SMS structures have been studied and demonstrated, theoretically and experimentally. One of the two proposed MZIs is based on a graded-index multimode fiber (MMF) with a central dip in the index profile, located between two single-mode fibers (SMFs). The other one is based on a conventional graded-index MMF mismatch spliced between two SMFs. Theoretical analysis has shown that, in these two schemes, 80 – 90% of the incoming power can be coupled into the two dominant modes exited in the MMF, and the power difference between them is only ~10%. Experimental results show that interference extinction ratio of 12 dB could be obtained. In order to demonstrate the capacity of these two structures for use as DPSK signal demodulators, numerical simulations in a completed optical transmission system have been carried out, and the receiver quality has been analyzed under different perspectives, such as sensitivity, tolerance to severe optical filtering or tolerance to chromatic and polarization mode dispersion. In all cases, from the simulation results we can conclude that the two proposed receivers can provide performances comparable to conventional ones. In this thesis, an alternative design for the implementation of a DQPSK receiver, which is based on a polarization maintaining fiber (PMF), was also presented. To complement the work made for the PMF-based DQPSK receiver, the study of the demodulation principle has been extended to demodulate PM-DQPSK signals, resulting in the proposal of a novel demodulation structure. The proposed PM-DQPSK receiver is based on only one delay line and a polarization rotator. The quality of the proposed DQPSK and PM-DQPSK receivers under different perspectives, such as sensitivity, tolerance to severe optical filtering, tolerance to chromatic dispersion and polarization mode dispersion, or behavior under non-ideal conditions. Compared with the conventional receivers, our proposals exhibit similar performances but allow a simpler design which can potentially reduce the cost. The wavelength division multiplexing (WDM) technology used in current optical communications networks requires the use of optical filters with a passband as narrow as possible, and the use of a series of devices that incorporate filters in their architecture, such as multiplexers, demultiplexers, switches, reconfigurable add-drop multiplexers (ROADMs) and optical cross-connects (OXCs). All these devices connected together are equivalent to a chain of filters whose bandwidth becomes increasingly narrow, resulting in distortion to the waveform of the signals. Therefore, in addition to analyzing the impact of optical filtering on signal of 40 Gbps DQPSK and 100 Gbps PM-DQPSK, we study which kind of optical filter minimizes the signal degradation and analyze the maximum number of concatenated filters for maintaining the required quality of the system. Four types of optical filters, including Butterworth, Bessel, FBG and FP, have studied and simulated.

Design and Simulation of Deep Nanometer SRAM Cells under Energy, Mismatch, and Radiation Constraints

La fiabilidad está pasando a ser el principal problema de los circuitos integrados según la tecnología desciende por debajo de los 22nm. Pequeñas imperfecciones en la fabricación de los dispositivos dan lugar ahora a importantes diferencias aleatorias en sus características eléctricas, que han de ser tenidas en cuenta durante la fase de diseño. Los nuevos procesos y materiales requeridos para la fabricación de dispositivos de dimensiones tan reducidas están dando lugar a diferentes efectos que resultan finalmente en un incremento del consumo estático, o una mayor vulnerabilidad frente a radiación. Las memorias SRAM son ya la parte más vulnerable de un sistema electrónico, no solo por representar más de la mitad del área de los SoCs y microprocesadores actuales, sino también porque las variaciones de proceso les afectan de forma crítica, donde el fallo de una única célula afecta a la memoria entera. Esta tesis aborda los diferentes retos que presenta el diseño de memorias SRAM en las tecnologías más pequeñas. En un escenario de aumento de la variabilidad, se consideran problemas como el consumo de energía, el diseño teniendo en cuenta efectos de la tecnología a bajo nivel o el endurecimiento frente a radiación. En primer lugar, dado el aumento de la variabilidad de los dispositivos pertenecientes a los nodos tecnológicos más pequeños, así como a la aparición de nuevas fuentes de variabilidad por la inclusión de nuevos dispositivos y la reducción de sus dimensiones, la precisión del modelado de dicha variabilidad es crucial. Se propone en la tesis extender el método de inyectores, que modela la variabilidad a nivel de circuito, abstrayendo sus causas físicas, añadiendo dos nuevas fuentes para modelar la pendiente sub-umbral y el DIBL, de creciente importancia en la tecnología FinFET. Los dos nuevos inyectores propuestos incrementan la exactitud de figuras de mérito a diferentes niveles de abstracción del diseño electrónico: a nivel de transistor, de puerta y de circuito. El error cuadrático medio al simular métricas de estabilidad y prestaciones de células SRAM se reduce un mínimo de 1,5 veces y hasta un máximo de 7,5 a la vez que la estimación de la probabilidad de fallo se mejora en varios ordenes de magnitud. El diseño para bajo consumo es una de las principales aplicaciones actuales dada la creciente importancia de los dispositivos móviles dependientes de baterías. Es igualmente necesario debido a las importantes densidades de potencia en los sistemas actuales, con el fin de reducir su disipación térmica y sus consecuencias en cuanto al envejecimiento. El método tradicional de reducir la tensión de alimentación para reducir el consumo es problemático en el caso de las memorias SRAM dado el creciente impacto de la variabilidad a bajas tensiones. Se propone el diseño de una célula que usa valores negativos en la bit-line para reducir los fallos de escritura según se reduce la tensión de alimentación principal. A pesar de usar una segunda fuente de alimentación para la tensión negativa en la bit-line, el diseño propuesto consigue reducir el consumo hasta en un 20 % comparado con una célula convencional. Una nueva métrica, el hold trip point se ha propuesto para prevenir nuevos tipos de fallo debidos al uso de tensiones negativas, así como un método alternativo para estimar la velocidad de lectura, reduciendo el número de simulaciones necesarias. Según continúa la reducción del tamaño de los dispositivos electrónicos, se incluyen nuevos mecanismos que permiten facilitar el proceso de fabricación, o alcanzar las prestaciones requeridas para cada nueva generación tecnológica. Se puede citar como ejemplo el estrés compresivo o extensivo aplicado a los fins en tecnologías FinFET, que altera la movilidad de los transistores fabricados a partir de dichos fins. Los efectos de estos mecanismos dependen mucho del layout, la posición de unos transistores afecta a los transistores colindantes y pudiendo ser el efecto diferente en diferentes tipos de transistores. Se propone el uso de una célula SRAM complementaria que utiliza dispositivos pMOS en los transistores de paso, así reduciendo la longitud de los fins de los transistores nMOS y alargando los de los pMOS, extendiéndolos a las células vecinas y hasta los límites de la matriz de células. Considerando los efectos del STI y estresores de SiGe, el diseño propuesto mejora los dos tipos de transistores, mejorando las prestaciones de la célula SRAM complementaria en más de un 10% para una misma probabilidad de fallo y un mismo consumo estático, sin que se requiera aumentar el área. Finalmente, la radiación ha sido un problema recurrente en la electrónica para aplicaciones espaciales, pero la reducción de las corrientes y tensiones de los dispositivos actuales los está volviendo vulnerables al ruido generado por radiación, incluso a nivel de suelo. Pese a que tecnologías como SOI o FinFET reducen la cantidad de energía colectada por el circuito durante el impacto de una partícula, las importantes variaciones de proceso en los nodos más pequeños va a afectar su inmunidad frente a la radiación. Se demuestra que los errores inducidos por radiación pueden aumentar hasta en un 40 % en el nodo de 7nm cuando se consideran las variaciones de proceso, comparado con el caso nominal. Este incremento es de una magnitud mayor que la mejora obtenida mediante el diseño de células de memoria específicamente endurecidas frente a radiación, sugiriendo que la reducción de la variabilidad representaría una mayor mejora. ABSTRACT Reliability is becoming the main concern on integrated circuit as the technology goes beyond 22nm. Small imperfections in the device manufacturing result now in important random differences of the devices at electrical level which must be dealt with during the design. New processes and materials, required to allow the fabrication of the extremely short devices, are making new effects appear resulting ultimately on increased static power consumption, or higher vulnerability to radiation SRAMs have become the most vulnerable part of electronic systems, not only they account for more than half of the chip area of nowadays SoCs and microprocessors, but they are critical as soon as different variation sources are regarded, with failures in a single cell making the whole memory fail. This thesis addresses the different challenges that SRAM design has in the smallest technologies. In a common scenario of increasing variability, issues like energy consumption, design aware of the technology and radiation hardening are considered. First, given the increasing magnitude of device variability in the smallest nodes, as well as new sources of variability appearing as a consequence of new devices and shortened lengths, an accurate modeling of the variability is crucial. We propose to extend the injectors method that models variability at circuit level, abstracting its physical sources, to better model sub-threshold slope and drain induced barrier lowering that are gaining importance in FinFET technology. The two new proposed injectors bring an increased accuracy of figures of merit at different abstraction levels of electronic design, at transistor, gate and circuit levels. The mean square error estimating performance and stability metrics of SRAM cells is reduced by at least 1.5 and up to 7.5 while the yield estimation is improved by orders of magnitude. Low power design is a major constraint given the high-growing market of mobile devices that run on battery. It is also relevant because of the increased power densities of nowadays systems, in order to reduce the thermal dissipation and its impact on aging. The traditional approach of reducing the voltage to lower the energy consumption if challenging in the case of SRAMs given the increased impact of process variations at low voltage supplies. We propose a cell design that makes use of negative bit-line write-assist to overcome write failures as the main supply voltage is lowered. Despite using a second power source for the negative bit-line, the design achieves an energy reduction up to 20% compared to a conventional cell. A new metric, the hold trip point has been introduced to deal with new sources of failures to cells using a negative bit-line voltage, as well as an alternative method to estimate cell speed, requiring less simulations. With the continuous reduction of device sizes, new mechanisms need to be included to ease the fabrication process and to meet the performance targets of the successive nodes. As example we can consider the compressive or tensile strains included in FinFET technology, that alter the mobility of the transistors made out of the concerned fins. The effects of these mechanisms are very dependent on the layout, with transistor being affected by their neighbors, and different types of transistors being affected in a different way. We propose to use complementary SRAM cells with pMOS pass-gates in order to reduce the fin length of nMOS devices and achieve long uncut fins for the pMOS devices when the cell is included in its corresponding array. Once Shallow Trench isolation and SiGe stressors are considered the proposed design improves both kinds of transistor, boosting the performance of complementary SRAM cells by more than 10% for a same failure probability and static power consumption, with no area overhead. While radiation has been a traditional concern in space electronics, the small currents and voltages used in the latest nodes are making them more vulnerable to radiation-induced transient noise, even at ground level. Even if SOI or FinFET technologies reduce the amount of energy transferred from the striking particle to the circuit, the important process variation that the smallest nodes will present will affect their radiation hardening capabilities. We demonstrate that process variations can increase the radiation-induced error rate by up to 40% in the 7nm node compared to the nominal case. This increase is higher than the improvement achieved by radiation-hardened cells suggesting that the reduction of process variations would bring a higher improvement.