Proyecto de la estación depuradora de aguas residuales de Santa María del Campo Rus (Cuenca)

El presente Proyecto describe el diseño constructivo de las instalaciones correspondientes para el Saneamiento y Depuración del municipio de Santa María del Campo Rus. Por tanto, en este proyecto se definen las condiciones geométricas y técnicas a realizar, valorándose los trabajos y proporcionándose una información completa que permita conocer las obras con suficiente precisión. Las obras e instalaciones incluidas en este Proyecto Constructivo son aquellas que permiten un tratamiento de los caudales actuales, e inmediatamente futuros con el fin de llegar a un tratamiento completo de todos los vertidos producidos, de forma que con ello se consiga el grado de depuración necesario, hasta cumplir en cada momento los límites fijados para su vertido. A parte del fin fundamental indicado, conseguir los resultados de depuración exigidos, se ha considerado a la hora de diseñar y proyectar el presente proyecto, como metas básicas las siguientes: -Dar la solución idónea respecto a la línea de proceso adoptada, dimensionando en sentido amplio las unidades que conformen cada estación, para que puedan absorber las pequeñas variaciones que pudieran presentarse sobre los parámetros básicos establecidos. -Realizar una correcta distribución de los diversos elementos de cada estación atendiendo: a la secuencia lógica del proceso, a las características topográficas y geotécnicas del terreno y a la obtención de una fácil y eficaz explotación, con unos gastos de mantenimiento reducidos. -Dar una calidad a las obras civiles, equipos e instalaciones que nos permitan una relación calidad-precio que se ajuste a este tipo de obras, atendiendo sobre todo al cometido que éstas van a desempeñar. -Dotar a las instalaciones de la flexibilidad suficiente para facilitar las maniobras de operación. -Proyectar cada estación depuradora de manera que forme un conjunto armónico, tanto en aparatos como en acabado de edificios. -Integrar cada E.D.A.R. dentro de los terrenos disponibles. -Por último, definir un proyecto en cuanto a medición y valoración que permita la realización de las obras con el mínimo de variaciones o alteraciones posibles.

eMathTeacher Platform Suite

La idea inicial de este proyecto surge de la necesidad de desarrollar una herramienta software que ayudase a estudiantes de un curso de iniciación de álgebra lineal a adquirir los conceptos expuestos en el curso mediante la asistencia de cálculos y la representación visual de conceptos e ideas. Algunas de las características o funcionalidades que debería cumplir la herramienta serían: cálculo simbólico, representación simbólica, interfaz gráfico interactivo (point-and-click para realizar operaciones y cálculos, inserción de elementos gráficos mediante drag-and-drop desde una paleta de elementos, representación visual esquemática, representación gráfica 2D y 3D...), persistencia del modelo de datos, etc. Esta fase de un proyecto puede definirse como el – qué –. El siguiente paso o fase del proyecto trata del diseño del proyecto o el – cómo –. Cómo realizar el cálculo numérico, cómo representar símbolos matemáticos en pantalla, cómo crear una paleta de elementos. . . Seguramente existen bibliotecas o APIs de programación para realizar todas estas tareas, sin embargo, su utilización exige al programador tiempo de aprendizaje y el diseño de integración de las diferentes bibliotecas (compatibilidad de versiones, mecanismos de comunicación entre ellas, configuración, etc.). Lo primero puede resolverse fácilmente dedicando tiempo de estudio a la documentación, pero ya implica tiempo. Lo segundo implica además tener que tomar decisiones sobre cómo realizar la integración, no es trivial llegar a dibujar en pantalla, mediante una API de visualización gráfica, una matriz resultado de realizar ciertas operaciones mediante un API de cálculo de álgebra lineal. Existen varias bibliotecas de cálculo de álgebra lineal en las que apoyarse para realizar cálculos. Así pues, es fácil encontrar una biblioteca o API con funciones para realizar operaciones con matrices. Lo que no resulta tan sencillo es encontrar un API que permita definir al programador los mecanismos para representar la matriz en pantalla o para que el usuario introduzca los valores de la matriz. Es en estas últimas tareas en las que el programador se ve obligado a dedicar la mayor parte del tiempo de desarrollo. El resultado de este proyecto supone una gran simplificación de esta segunda fase, la parte del – cómo –, estableciendo una plataforma sobre la que futuros desarrollos puedan basarse para obtener resultados de alta calidad sin tener que preocuparse de las tareas ajenas a la lógica del programa.

E.D.A.R. de Villarreal

El objeto del presente Proyecto es la completa definición y valoración de las obras necesarias para depurar las aguas residuales procedentes del municipio de Villarreal, para lograr los objetivos de depuración descritos en la Directiva Comunitaria 91/271/UE. Las obras que se proyectan son, en esencia, las siguientes: -Construcción de las instalaciones de la nueva E.D.A.R. de Villarreal - Vora Riu-. -Demolición de las instalaciones actuales. A parte del fin fundamental indicado anteriormente, se han considerado a la hora de diseñar y proyectar el presente proyecto, como metas básicas las siguientes: -Dar la solución idónea respecto a la línea de proceso adoptada, dimensionando en sentido amplio las unidades que conformen la estación, para que puedan absorber las pequeñas variaciones que pudieran presentarse sobre los parámetros básicos establecidos. -Realizar una correcta distribución de los diversos elementos de la estación atendiendo: a la secuencia lógica del proceso, a la implantación de las instalaciones existentes y sus posibles interferencias, a las características topográficas y geotécnicas del terreno y a la obtención de una fácil y eficaz explotación, con unos gastos de mantenimiento reducidos. -Utilizar procesos de depuración que permitan una estación depuradora lo más compacta posible. -Dar una calidad a las obras civiles, equipos e instalaciones que permitan una relación calidad-precio que se ajuste a este tipo de obras, atendiendo sobre todo al cometido que éstas van a desempeñar. -Dotar a las instalaciones de la flexibilidad suficiente para facilitar las maniobras de operación, así como de los dispositivos necesarios para reducir al máximo la posibilidad de olores y la producción de vibraciones y ruidos. -Proyectar la Estación Depuradora de manera que forme un conjunto armónico con las obras e instalaciones existentes, tanto en aparatos como en acabado de edificios a fin de adecuarla estéticamente al entorno. -Integrar la Estación dentro de los terrenos actualmente previstos. -Definir un proyecto en cuanto a medición y valoración que permita la realización de las obras con el mínimo de variaciones o alteraciones posibles.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

EDAR Pezuela de las Torres.

La filosofia que impregna el presente proyecto es ofrecer a la Administración las ideas más adecuadas para solucionar la problemática existente con la máxima calidad y respeto al Medio Ambiente. Las premisas sobre las que se ha basado el diseño proyectado han sido las siguientes: aportar la solución idónea respecto a la línea de proceso adoptada, dimensionando en sentido amplio las unidades que componen la estación, para que puedan absorber las pequeñas variaciones que pudieran presentarse sobre los parámetros básicos establecidos, y previendo el espacio suficiente en el diseño de la implantación de la E.D.A.R. para una posible ampliación futura hasta un caudal doble del inicial; realizar una correcta distribución de los diversos elementos de la estación atendiendo a la secuencia lógica del proceso, a las características topográficas y geotécnicas del terreno y la obtención de una fácil y eficaz explotación, con unos gastos de mantenimiento reducidos; dotar a las instalaciones de la flexibilidad suficiente para facilitar las maniobras de operación; modular las instalaciones, teniendo en cuenta las posteriores ampliaciones. La Estación Depuradora se ha proyectado de manera que forme un conjunto armónico, tanto en aparatos como en acabado de edificios.

Límite, pasión y otras derivas

Esta ponencia adopta un formato conversacional y amplía el tema argumental presentado en la jornada de homenaje a Eugenio Trías en Cruce, Madrid el 2 de Abril de 2013 con motivo de su fallecimiento. Se pretende desarrollar la noción del límite desde el espacio liminar de la pasión y sus efectos en la filosofía y la arquitectura. La Pasión como espacio liminar es una indagación de las bases ontológicas que subyacen en el Tratado de la Pasión (Trías 1979), y la Lógica del Límite (Trías 1991). El texto trata de responder cuestiones como: _¿Qué lugar ocupa el Tratado de la Pasión y la Lógica del Límite en la propuesta filosófica de Eugenio Trías?. _¿Como actúa la pasión y qué efectos tiene en la actividad arquitectónica?. _ ¿Qué ideas-fuerza atraviesan el Pensamiento del Límite? _¿Podemos examinar el límite como paradigma del pensamiento y experimentación de la Arquitectura?, _¿La filosofía del límite podría proporcionar una estructura o método teórico para encuadrar la producción arquitectónica? _¿Cual es el alcance y desarrollo de la dimensión temporal en la filosofía del Límite?

Implementación de un sistema de reserva de dispositivos integrado en la nube

El departamento de QA & Testing de Indra da cobertura a las actividades de aseguramiento de calidad y testing en diferentes operaciones. La línea principal de operación está centrada en el diseño y ejecución de pruebas de aplicaciones, las cuales están orientadas a asegurar que “el sistema hace lo que tiene que hacer, y no hace lo que no debe hacer”. En la línea de movilidad (moQA) se dispone de software específico y de un rack de dispositivos para aplicaciones que deben funcionar sobre diversidad de tecnologías o dispositivos. Es precisamente en esta unidad donde se está buscando dar un nuevo enfoque al testing tradicional. En este contexto se propone como método innovador la implementación de una herramienta que permita utilizar un dispositivo, Smartphone o Tablet, en remoto desde cualquier parte del mundo. Con el objetivo principal de desarrollar un nuevo servicio que permita a la unidad de QA & Testing diferenciarse de los competidores en un mercado completamente en auge, se ha llevado a cabo este Trabajo de Fin de Grado, en el cual se realiza la implementación de un sistema de reserva de dispositivos integrado en la nube. Sin embargo, cabe destacar que esta necesidad surge también a raíz del crecimiento exponencial del departamento producido en los últimos meses y que ha provocado la adquisición de decenas de dispositivos sobrepasando el centenar. El sistema implementado busca sacar una rentabilidad mucho mayor de los mismos. A partir de la creación de esta nueva herramienta se abre un amplio abanico de posibilidades que podrían aumentar las ganancias de la inversión realizada en el rack de dispositivos. El desarrollo de este Trabajo de Fin de Grado se ha dividido en tres tareas distintas: I) Realización de un estudio de las distintas herramientas de gestión de reservas existentes, para encontrar aquella que mejor se adapte al proyecto. Posteriormente se procederá a la implantación de la misma sobre un servidor web, como parte del desarrollo de la aplicación web cliente. II) Implementación de las conexiones necesarias entre la nube y la aplicación web cliente. III) Desarrollo del script encargado de proporcionar el acceso remoto de un dispositivo desde el servidor directamente hasta el cliente. En último lugar, conociendo toda la lógica del sistema, se mostrarán los resultados y se describirán las conclusiones de la herramienta implementada.

Soluciones de control para el Hogar Digital Accesible

En este proyecto, se pretende obtener la solución óptima para el control del hogar digital accesible. Para ello, comenzaremos explicando el funcionamiento básico de un sistema dómotico, enumeraremos los diversos dispositivos que se utilizan en este tipo de automatizaciones, y comentaremos las diferentes posibilidades con respecto a la arquitectura del sistema. Para elegir la opción más adecuada, se realizará un pequeño estudio a acerca de cada una de las tecnologías existentes, protocolos cerrados, y abiertos, así como tecnologías inalámbricas o de bus. Se realizará un estudio con mayor profundidad del estándar KNX, ya que será una de las tecnologías elegidas finalmente para la realización del proyecto. Una vez elegido el estándar, hemos de centrarnos en las necesidades del recinto, para así poder empezar a definir cada uno de los elementos que incluiremos en nuestra instalación, sensores, actuadores, elementos de intercomunicación, procesadores y dispositivos de control. El siguiente paso consistiría en la programación de la vivienda, para ello hemos de tener previamente estructurados y definidos tanto el número de circuitos eléctricos, como la función que estos desempeñan dentro del recinto inteligente, es decir, accionamiento, regulación etc, para así poder asignar cada circuito a la salida correspondiente de su propio actuador. La vivienda se programará a través de ETS, software asociado a la marca KNX. Mediante este protocolo controlaremos, iluminación, motores, climatización y seguridad. Debido a los recursos limitados que ofrece KNX con respecto a la programación lógica de eventos y secuencias de acciones, y la necesidad de visualizar la interfaz gráfica de la vivienda se ha integrado un procesador. Considerando el deseo de integrar el control de un televisor en la vivienda, futuras ampliaciones y otros aspectos, el procesador integrado será de Crestron Electronics, marca correspondiente a un protocolo cerrado de automatización de sistemas, que cuenta con grandes avances en el control multimedia. Por tanto, la segunda parte de la programación se realizará mediante otros dos softwares diferentes, pertenecientes a la marca, Simple Windows se encargará de la programación lógica del sistema, mientras que Vision Tools creará la visualización. Por último, obtendremos las conclusiones necesarias, adjuntaremos un diagrama de conexionado, presupuesto de la instalación, planos y un pequeño manual de usuario. ABSTRACT. The aim of this project is to optimize the environment control of the Accesible Digital Home unit located in ETSIST - UPM, through different essays, valuing the domestic possibilities and the current interfaces. The tests will be carried out comparing different protocols and the possibilities of optimization that they offer to a Digital Home. Aspects such as: ease the communications with other systems, reliability, costs, long term maintenance of the installation, etc. After conducting trials protocol or most appropriate technology for the automation of the enclosure shall be elected. One Chosen the standard, we have to focus on the needs of the enclosure, so, to begin defining each of the elements included in our installation, sensors, actuators, elements intercom, processors and control devices. The next step is the programing of housing, for that we have previously structured and defined both the number of electrical circuits, as the role they play in the intelligent enclosure, that is, switching, dimming etc., in order to assign each circuit to the corresponding output of its own actuator. The house will be scheduled through ETS, software associated with the brand KNX. Through this protocol we will control, lighting, motors, air conditioning and security. Due to the limited resources available in KNX with respect logic programming of events and sequences of actions, and the need to display the graphical interface housing has been integrated processor belonging to the closed protocol or Crestron electronics brand. Finally, when we get the necessary conclusions, enclose a diagram of wiring, installation budget, planes and a small manual.

La casa industrializada : seis propuestas para este milenio

La Casa Industrializada supone el ideal de realizar la casa unifamiliar a través de la potencia y los procedimientos de la industria. Como tal, la casa supone un producto industrial más sujeto a la lógica de la reproducción y del consumo. Como producto de consumo la casa debe establecerse como objeto de deseo, accesible al grupo de usuarios-consumidores al que va dirigido. El sueño de la Casa Industrializada se origina en la primera Revolución Industrial y se consolida en la segunda tras la producción del Ford T y la adhesión de los padres del movimiento moderno. A lo largo de su historia se han sucedido casos de éxito y fracaso, los primeros con la realización de un producto de imagen convencional y los segundos la mayor parte de las veces dirigidos por arquitectos. El sueño de la Casa Industrializada de la mano de arquitectos está comenzando a ser una realidad en Japón, Suecia y Estados Unidos a través de marcas como MUJI, Arkitekthus y Living Homes, pero aún dista de ser un hecho extendido en nuestra sociedad. Para que este ideal se cumpla deberá ofrecer valores que permita a la sociedad hacerlo suyo. La Tesis busca analizar la historia y la metodología de la Casa Industrializada, desde el diseño a la comercialización con el fin de ofrecer esos valores en forma de propuestas para la Casa Industrializada en este milenio. La casa como producto industrial-producto de consumo supera las lógicas tradicionales de la arquitectura para operar dentro del contexto de la producción industrial y la reproducción de los objetos. En este sentido es necesario establecer no solo la forma y construcción de la casa sino los mecanismos de reproducción con sus pertinentes eficiencias. La Casa industrializada no se construye, se monta, y para ello utiliza las estrategias de la construcción en seco, la prefabricación, el uso de componentes y los materiales ligeros. Desde la lógica del consumo, la casa debe dirigirse a un determinado público, no es más la casa para todos, característica de las situaciones de crisis y de emergencia. La casa se enfrenta a un mercado segmentado, tanto en cultura, como en deseos y poderes adquisitivos. En la cuestión del diseño debe plantearse más como diseño de producto que como diseño arquitectónico. La Casa Industrializada no es el fruto de un encargo y de una acción singular, debe ofrecerse lista para adquirir y para ser reproducida. Esta reproducción se puede dar tanto en la forma de modelos cerrados o sistemas abiertos que permitan la personalización por parte de los usuarios. Desde el ámbito cultural es necesario entender que la casa es más que una máquina de habitar, es un receptor de emociones, forma parte de nuestra memoria y nuestra cultura. La casa como producto social es una imagen de nosotros mismos, define la manera en la que nos situamos en el mundo y por tanto supone una definición de estatus. En esto, la Tesis se apoya en los textos de Baudrillard y su análisis de la sociedad de consumo y el papel de los objetos y su valor como signo. La Tesis realiza un repaso de los procedimientos industriales con especial énfasis en la producción automovilística y sitúa la evolución de la Casa Industrializada en relación a la evolución de los avances en los sistemas de producción industrial y las transferencias desde las industrias del automóvil y aeronáutica. La tesis se completa con una serie de casos de estudio que parten de las primeras casas de venta por correo de principios del siglo XX, pasando por las propuestas de Gropius, Fuller, el Case Study House Program, Prouvé, Sota y acaban con la situación actual. La Casa Industrializada ha mantenido una serie de valores a lo largo de su historia, como ideal, forma un cuerpo estable de propuestas que no se ha modificado a lo largo del tiempo. Con respecto a este nuevo milenio este ideal no debe ser cambiado sino simplemente actualizado y adaptado a los métodos de producción y las necesidades, sueños y exigencias de la sociedad de hoy. ABSTRACT The industrialized House provides an ideal to manufacture the house through the power and strategies of the industry. As such, the house becomes an industrial product that respond to the logic of reproduction and consumption. As a comodity, the house must become a desirable object, accessible to the group of the consumers to which is targeted The dream of the Industrialized home is originated in the First Industrial Revolution and it is consolidated in the second one after Ford´s production of Model T and the incorporation of the principal figures of the modern movement to the ideal of making houses at the factories. Throughout history there have been cases of success and failure, the first with the completion of a product of conventional image and the second most often led by architects. Industrialized dream house made by architects is starting to become a reality in Japan, Sweden and the United States through brands such as MUJI, Arkitekthus and Living Homes, but still far from beeing a widespread fact in our society. To fulfill this ideal, it should provide values that society could accept as of their own. The Thesis seeks to analyze the history and methodology of industrialized house, from design to marketing in order to offer these values in the form of proposals for industrialized house in this millennium. The house as an industrial-product-comodity extend beyond the traditional architectural logic to operate within the context of industrial production and the reproduction of objects. In this sense it is necessary to establish not only the shape and construction of the house but the mechanisms of reproduction with its relevant efficiencies. Industrialized house is not built it is assembled, and it uses the strategies of dry construction, prefabrication, using lightweight materials and components. From the logic of consumption, the house must go to a certain audience, it is no longer the home for all that is characteristic of crisis respond and emergency. The house faces a segmented market, both in culture and desires and purchasing power. On the question of design it must be considered more like product design than architectural design. Industrialized House is not the result of a commission and a singular action, it should be offered pret-a-porter and able to be reproduced. This reproduction can be given in form of closed or open systems models that allow its customization by users. From the cultural sphere is necessary to understand that the house is more than a machine for living, is a recipient of emotions, is part of our memory and our culture. The home as a social product is an image of ourselves, defines the way in which we place ourselves in the world and therefore represents a definition of status. In this aspect, the thesis is based on the texts of Baudrillard and his analysis of consumption society and the role of objects and its value as a sign in it. The thesis makes a review of the industrial processes with emphasis on automotive production and places the evolution of industrialized House in relation to the evolution of developments in industrial production systems and transfers from the automotive and aeronautics industries. The thesis is completed with a series of case studies that starts from the first mail order houses from the early twentieth century, going through the proposal of Gropius, Fuller, the Case Study House Program, Prouvé, Sota and end up with the current situation. Industrialized House has held a series of values throughout its history, as an ideal, forms a stable corps of proposals that has not changed over time. Regarding this new millennium this ideal should not be changed but simply be updated and adapted to production methods and needs, dreams and demands of today's society.

Bases para un planteamiento jerárquico de la lógica aplicable a la representación e interpretación del conocimiento

Uno de los campos de investigación más activos hoy en dia dentro del terreno de la inteligencia artificial (I.A.) es el de la representación del conocimiento. Actualmente es usual el clasificar los esquemas de representación del conocimiento en tres grandes grupos [Mylos 82]: Lógicos, de redes semánticas y procedimentales. Ponemos en primer lugar las representaciones lógicas porque es precisamente dentro de ellas donde el presente trabajo se puede encuadrar.

Modelos de computación lógica con ADN

La computación molecular es una disciplina que se ocupa del diseño e implementación de dispositivos para el procesamiento de información sobre un sustrato biológico, como el ácido desoxirribonucleico (ADN), el ácido ribonucleico (ARN) o las proteínas. Desde que Watson y Crick descubrieron en los años cincuenta la estructura molecular del ADN en forma de doble hélice, se desencadenaron otros descubrimientos como las enzimas que cortan el ADN o la reacción en cadena de la polimerasa (PCR), contribuyendo más que signi�cativamente a la irrupción de la tecnología del ADN recombinante. Gracias a esta tecnología y al descenso vertiginoso de los precios de secuenciación y síntesis del ADN, la computación biomolecular pudo abandonar su concepción puramente teórica. En 1994, Leonard Adleman logró resolver un problema de computación NP-completo (El Problema del Camino de Hamilton Dirigido) utilizando únicamente moléculas de ADN. La gran capacidad de procesamiento en paralelo ofrecida por las técnicas del ADN recombinante permitió a Adleman ser capaz de resolver dicho problema en tiempo polinómico, aunque a costa de un consumo exponencial de moléculas de ADN. Utilizando algoritmos similares al de �fuerza bruta� utilizado por Adleman se logró resolver otros problemas NP-completos (por ejemplo, el de Satisfacibilidad de Fórmulas Lógicas / SAT). Pronto se comprendió que la computación con biomolecular no podía competir en velocidad ni precisión con los ordenadores de silicio, por lo que su enfoque y objetivos se centraron en la resolución de problemas biológicos con aplicación biomédica, dejando de lado la resolución de problemas clásicos de computación. Desde entonces se han propuesto diversos modelos de dispositivos biomoleculares que, de forma autónoma (sin necesidad de un bio-ingeniero realizando operaciones de laboratorio), son capaces de procesar como entrada un sustrato biológico y proporcionar una salida también en formato biológico: procesadores que aprovechan la extensión de la Polimerasa, autómatas que funcionan con enzimas de restricción o con deoxiribozimas, circuitos de hibridación competitiva. Esta tesis presenta un conjunto de modelos de dispositivos de ácidos nucleicos escalables, sensibles al tiempo y energéticamente e�cientes, capaces de implementar diversas operaciones de computación lógica aprovechando el fenómeno de la hibridación competitiva del ADN. La capacidad implícita de estos dispositivos para aplicar reglas de inferencia como modus ponens, modus tollens, resolución o el silogismo hipotético tiene un gran potencial. Entre otras funciones, permiten representar implicaciones lógicas (o reglas del tipo SI/ENTONCES), como por ejemplo, �si se da el síntoma 1 y el síntoma 2, entonces estamos ante la enfermedad A�, o �si estamos ante la enfermedad B, entonces deben manifestarse los síntomas 2 y 3�. Utilizando estos módulos lógicos como bloques básicos de construcción, se pretende desarrollar sistemas in vitro basados en sensores de ADN, capaces de trabajar de manera conjunta para detectar un conjunto de síntomas de entrada y producir un diagnóstico de salida. La reciente publicación en la revista Science de un autómata biomolecular de diagnóstico, capaz de tratar las células cancerígenas sin afectar a las células sanas, es un buen ejemplo de la relevancia cientí�ca que este tipo de autómatas tienen en la actualidad. Además de las recién mencionadas aplicaciones en el diagnóstico in vitro, los modelos presentados también tienen utilidad en el diseño de biosensores inteligentes y la construcción de bases de datos con registros en formato biomolecular que faciliten el análisis genómico. El estudio sobre el estado de la cuestión en computación biomolecular que se presenta en esta tesis está basado en un artículo recientemente publicado en la revista Current Bioinformatics. Los nuevos dispositivos presentados en la tesis forman parte de una solicitud de patente de la que la UPM es titular, y han sido presentados en congresos internacionales como Unconventional Computation 2010 en Tokio o Synthetic Biology 2010 en París.

Nuevas oportunidades para la Universidad: Educación para el desarrollo sostenible a través de la lógica borrosa

Se utiliza la lógica borrosa como herramienta para el desarrollo sostenible

Implementación de Algoritmos de Procesado de Señal sobre FPGA: Especificación, Reutilización y Exploración del Espacio de Diseño

Esta Tesis aborda el diseño e implementación de aplicaciones en el campo de procesado de señal, utilizando como plataforma los dispositivos reconfigurables FPGA. Esta plataforma muestra una alta capacidad de lógica, e incorpora elementos orientados al procesado de señal, que unido a su relativamente bajo coste, la hacen ideal para el desarrollo de aplicaciones de procesado de señal cuando se requiere realizar un procesado intensivo y se buscan unas altas prestaciones. Sin embargo, el coste asociado al desarrollo en estas plataformas es elevado. Mientras que el aumento en la capacidad lógica de los dispositivos FPGA permite el desarrollo de sistemas completos, los requisitos de altas prestaciones obligan a que en muchas ocasiones se deban optimizar operadores a muy bajo nivel. Además de las restricciones temporales que imponen este tipo de aplicaciones, también tienen asociadas restricciones de área asociadas al dispositivo, lo que obliga a evaluar y verificar entre diferentes alternativas de implementación. El ciclo de diseño e implementación para estas aplicaciones se puede prolongar tanto, que es normal que aparezcan nuevos modelos de FPGA, con mayor capacidad y mayor velocidad, antes de completar el sistema, y que hagan a las restricciones utilizadas para el diseño del sistema inútiles. Para mejorar la productividad en el desarrollo de estas aplicaciones, y con ello acortar su ciclo de diseño, se pueden encontrar diferentes métodos. Esta Tesis se centra en la reutilización de componentes hardware previamente diseñados y verificados. Aunque los lenguajes HDL convencionales permiten reutilizar componentes ya definidos, se pueden realizar mejoras en la especificación que simplifiquen el proceso de incorporar componentes a nuevos diseños. Así, una primera parte de la Tesis se orientará a la especificación de diseños basada en componentes predefinidos. Esta especificación no sólo busca mejorar y simplificar el proceso de añadir componentes a una descripción, sino que también busca mejorar la calidad del diseño especificado, ofreciendo una mayor posibilidad de configuración e incluso la posibilidad de informar de características de la propia descripción. Reutilizar una componente ya descrito depende en gran medida de la información que se ofrezca para su integración en un sistema. En este sentido los HDLs convencionales únicamente proporcionan junto con la descripción del componente la interfaz de entrada/ salida y un conjunto de parámetros para su configuración, mientras que el resto de información requerida normalmente se acompaña mediante documentación externa. En la segunda parte de la Tesis se propondrán un conjunto de encapsulados cuya finalidad es incorporar junto con la propia descripción del componente, información que puede resultar útil para su integración en otros diseños. Incluyendo información de la implementación, ayuda a la configuración del componente, e incluso información de cómo configurar y conectar al componente para realizar una función. Finalmente se elegirá una aplicación clásica en el campo de procesado de señal, la transformada rápida de Fourier (FFT), y se utilizará como ejemplo de uso y aplicación, tanto de las posibilidades de especificación como de los encapsulados descritos. El objetivo del diseño realizado no sólo mostrará ejemplos de la especificación propuesta, sino que también se buscará obtener una implementación de calidad comparable con resultados de la literatura. Para ello, el diseño realizado se orientará a su implementación en FPGA, aprovechando tanto los elementos lógicos generalistas como elementos específicos de bajo nivel disponibles en estos dispositivos. Finalmente, la especificación de la FFT obtenida se utilizará para mostrar cómo incorporar en su interfaz información que ayude para su selección y configuración desde fases tempranas del ciclo de diseño. Abstract This PhD. thesis addresses the design and implementation of signal processing applications using reconfigurable FPGA platforms. This kind of platform exhibits high logic capability, incorporates dedicated signal processing elements and provides a low cost solution, which makes it ideal for the development of signal processing applications, where intensive data processing is required in order to obtain high performance. However, the cost associated to the hardware development on these platforms is high. While the increase in logic capacity of FPGA devices allows the development of complete systems, high-performance constraints require the optimization of operators at very low level. In addition to time constraints imposed by these applications, Area constraints are also applied related to the particular device, which force to evaluate and verify a design among different implementation alternatives. The design and implementation cycle for these applications can be tedious and long, being therefore normal that new FPGA models with a greater capacity and higher speed appear before completing the system implementation. Thus, the original constraints which guided the design of the system become useless. Different methods can be used to improve the productivity when developing these applications, and consequently shorten their design cycle. This PhD. Thesis focuses on the reuse of hardware components previously designed and verified. Although conventional HDLs allow the reuse of components already defined, their specification can be improved in order to simplify the process of incorporating new design components. Thus, a first part of the PhD. Thesis will focus on the specification of designs based on predefined components. This specification improves and simplifies the process of adding components to a description, but it also seeks to improve the quality of the design specified with better configuration options and even offering to report on features of the description. Hardware reuse of a component for its integration into a system largely depends on the information it offers. In this sense the conventional HDLs only provide together with the component description, the input/output interface and a set of parameters for its configuration, while other information is usually provided by external documentation. In the second part of the Thesis we will propose a formal way of encapsulation which aims to incorporate with the component description information that can be useful for its integration into other designs. This information will include features of the own implementation, but it will also support component configuration, and even information on how to configure and connect the component to carry out a function. Finally, the fast Fourier transform (FFT) will be chosen as a well-known signal processing application. It will be used as case study to illustrate the possibilities of proposed specification and encapsulation formalisms. The objective of the FFT design is not only to show practical examples of the proposed specification, but also to obtain an implementation of a quality comparable to scientific literature results. The design will focus its implementation on FPGA platforms, using general logic elements as base of the implementation, but also taking advantage of low-level specific elements available on these devices. Last, the specification of the obtained FFT will be used to show how to incorporate in its interface information to assist in the selection and configuration process early in the design cycle.

El proyecto cubista: de Le Corbusier a Stirling :estudio del proceso de creación de la arquitectura

A Le Corbusier le hubiera gustado que le recordaran también como pintor. Igual que su compatriota E. L. Boullée, devoto como él de las formas más puras de la geometría, hubiera escrito gustoso, bajo el título de cualquiera de sus libros de Arquitectura, aquella frase: “Yo también soy pintor”. Para él, como para el ilustrado, la Arquitectura comparte una dimensión artística con la Pintura (y con la Escultura, la Música, la Poesía...etc.) que se pone de manifiesto en el proceso creativo y que está encaminada a emocionar al espectador que participa y se involucra en la obra. Arquitectura y Pintura se convierten de este modo en caminos diferentes para llegar a los mismos objetivos. Esta Tesis trata sobre el proceso de creación en la arquitectura de Le Corbusier y de cómo en él se producen continuas incursiones en el mundo de la pintura cubista. Asumiendo que es un tema sobre el que ya se ha escrito mucho ( las bibliografías de Le Corbusier y de Picasso son sin duda las más numerosas entre los artistas de sus respectivos campos) creemos que es posible ofrecer una nueva visión sobre los mecanismos que, tanto el arquitecto como el pintor, utilizaban en su trabajo. Lo que buscamos es desvelar un modo de creación, común entre ambas disciplinas, basado en el análisis de ciertos componentes artísticos capaces de ser ensamblados en composiciones sintéticas siempre nuevas, que inviten al espectador a participar del hecho creativo en una continua actividad cognoscitiva. El proyecto cubista, tanto para Le Corbusier como para Picasso, se alcanza al final de un largo camino como resultado de un profundo estudio de la realidad (en la Arquitectura, social, cultural y económica, y en la Pintura la realidad cotidiana), en el que el motivo, ya sea objeto, espacio ó luz, intenta ser “conocido” en su totalidad a través del filtro personal del artista. Es por lo tanto, algo a lo que se llega, y cuyo resultado, a priori, es desconocido. En cualquier caso, forma parte de una investigación, de un proceso continuo que intencionadamente supera la circunstancia concreta de cada ocasión. Es la coincidencia en los procesos de proyecto lo que unificará arquitecturas en principio tan dispares como la Capilla de Ronchamp, el Tribunal de Justicia de Chandigarh, o el Hospital de Venecia, y son esos procesos los que aquí, a través de varias obras concretas vamos a intentar desvelar. Es cierto que el proyecto presentado al concurso del Palacio de los Soviets de Moscú es un ejercicio brillante de Constructivismo, pero este resultado no se anunciaba al principio. Si analizamos el proceso de proyecto encontramos que inicialmente la propuesta no era muy diferente a la del Centorsoyuz, o incluso a la de la Cité de Refuge o a la del Pavillon Suisse de París. La solución final sólo se alcanzaría después de mover muchísimas veces, las piezas preseleccionadas en el solar. Cuando entendemos el Convento de la Tourette como una versión actualizada del monasterio dominico tradicional estamos haciendo una lectura parcial y engañosa de la idea de proyecto del arquitecto. En los croquis previos del archivo de la Fondation Le Corbusier encontramos otra vez las mismas ideas que en la vieja Cité de Refuge, ahora actualizadas y adaptadas al nuevo fin. Con la Asamblea de Chandigarh las similitudes son obvias e incluso aparece el mismo cubo al que se superpone una pirámide como techo, avanzando hacia el espacio central pero aquí aparece un gran hiperboloide en un interior cerrado. Este hiperboloide fue en el inicio del proyecto un cubo, y después un cilindro. Sólo al final encontró su forma óptima en un volumen de geometría reglada que en su idoneidad podría también valer para otros edificios, por ejemplo para una Iglesia. La comparación que se ha hecho de este volumen con las torres de refrigeración de Ahmedabad es puramente anecdótica pues, como veremos, esta forma se alcanza desde la lógica proyectual que sigue el pensamiento plástico de Le Corbusier, en este caso, en la adaptación del espacio cilíndrico a la luz, pero no como inspiración en las preexistencias. En todas sus obras los mecanismos que se despliegan son, en muchas ocasiones pictóricos (fragmentación analítica del objeto y del espacio, ensamblaje multidimensional, tramas subyacentes de soporte, escenografía intencionada ...etc.) y el programa en cada caso, como el motivo de los cubistas, no es más que una ocasión más para investigar una nueva forma de hacer y de entender, la Arquitectura. Cualquier proyecto del pintor-arquitecto cubista es en realidad un trabajo continuo desarrollado a lo largo de toda su vida, en el que se utilizan, una y otra vez, las mismas palabras de su vocabulario particular y personal. aunque con diferente protagonismo en cada ocasión. Se trata de alcanzar, desde ellas mismas, una perfección que las valide universalmente. Los mismos objetos, los mismos mecanismos, las mismas constantes manipulaciones del espacio y de la luz, se desplegarán, como ingredientes previos con los que trabajar, sobre el tablero de dibujo coincidiendo con el inicio de cada proyecto, para desde aquí hacer que el motivo que se trata de construir emerja, aunque a veces sea de manera incierta e inesperada, como resultado alcanzado al final. Con muchas dudas, a partir de la primera hipótesis planteada, se confirma, se añade o se elimina cada elemento según van apareciendo en el tiempo los condicionantes del solar, del programa o incluso a veces de obsesiones propias del arquitecto. El trabajo que presentamos utiliza un método inductivo que va desde los ejemplos hasta los conceptos. Empezaremos por investigar el proceso de proyecto en una obra concreta y con los mecanismos que en él se utilizan plantearemos una síntesis que los generalice y nos permitan extenderlos al entendimiento de la totalidad de su obra. Se trata en realidad de un método que en sí mismo es cubista: desde la fragmentación del objeto-proyecto procedemos a su análisis desde diversos puntos de vista, para alcanzar después su recomposición en una nueva estructura sintética. Cada mecanismo se analiza de forma independiente siguiendo un cierto orden que correspondería, supuestamente, al trabajo del arquitecto: manipulación del objeto, método compositivo, entendimiento del soporte (lienzo o espacio) y de su geometría implícita, relación con el observador, concepto y materialidad del espacio y de la luz ..etc. recurriendo a la teoría sólo en la medida en que necesitemos de ella para aclarar el exacto sentido con el que son utilizados. En nuestra incursión en el mundo de la pintura, hemos decidido acotar el Cubismo a lo que fue en realidad su periodo heroico y original, que discurrió entre 1907 y 1914, periodo en el que desarrollado casi exclusivamente por los que habían sido sus creadores, Picasso y Braque. Solo en alguna ocasión entraremos en la pintura del “tercer cubista”, Juan Gris para entender el tránsito de los mecanismos de los primeros hasta la pintura purista, pero no es nuestra intención desviar las cuestiones planteadas de un ámbito puramente arquitectónico Resulta difícil hablar del cubismo de Pablo Picasso sin hacerlo comparativamente con el de Georges Braque (para algunos especialistas es éste incluso el auténtico creador de la Vanguardia), siendo necesario enfrentar los mecanismos de ambos pintores para obtener un exacto entendimiento de lo que supuso la Vanguardia. Por eso nos parece interesante estudiar la obra de Le Corbusier en paralelo con la de otro arquitecto de tal manera que los conceptos aparezcan como polaridades entre las que situar los posibles estados intermedios. En este sentido hemos recurrido a James Stirling. Su deuda es clara con Le Corbusier, y sobre todo con el Cubismo, y como vamos a ver, los mecanismos que utiliza en su obra, siendo similares, difieren significativamente. La Tesis adquiere un sentido comparativo y aparecen así atractivas comparaciones Picasso-Le Corbusier, Braque-Stirling que se suman a las ya establecidas Picasso-Braque y Le Corbusier-Stirling. Desde ellas podemos entender mejor lo que supone trabajar con mecanismos cubistas en Arquitectura. Por último, en relación a los dibujos creados expresamente para esta Tesis, hemos de indicar que las manipulaciones que se han hecho de los originales les convierten en elementos analíticos añadidos que aclaran determinadas ideas expresadas en los croquis de sus autores. Algunos están basados en croquis del archivo de la Fondation Le Corbusier (se indican con el número del plano) y otros se han hecho nuevos para explicar gráficamente determinadas ideas. Se completa la parte gráfica con las fotografías de las obras pictóricas, los planos originales e imágenes de los edificios construidos, extraídos de los documentos de la bibliografía citada al final. Nos disponemos pues, a indagar en las obras del Cubismo, en una búsqueda de los mecanismos con los que hacía su arquitectura Le Corbusier.

Contribución al estudio de dos conceptos básicos de la lógica fuzzy

La tesis doctoral CONTRIBUCIÓN AL ESTUDIO DE DOS CONCEPTOS BÁSICOS DE LA LÓGICA FUZZY constituye un conjunto de nuevas aportaciones al análisis de dos elementos básicos de la lógica fuzzy: los mecanismos de inferencia y la representación de predicados vagos. La memoria se encuentra dividida en dos partes que corresponden a los dos aspectos señalados. En la Parte I se estudia el concepto básico de «estado lógico borroso». Un estado lógico borroso es un punto fijo de la aplicación generada a partir de la regla de inferencia conocida como modus ponens generalizado. Además, un preorden borroso puede ser representado mediante los preórdenes elementales generados por el conjunto de sus estados lógicos borrosos. El Capítulo 1 está dedicado a caracterizar cuándo dos estados lógicos dan lugar al mismo preorden elemental, obteniéndose también un representante de la clase de todos los estados lógicos que generan el mismo preorden elemental. El Capítulo finaliza con la caracterización del conjunto de estados lógicos borrosos de un preorden elemental. En el Capítulo 2 se obtiene un subconjunto borroso trapezoidal como una clase de una relación de indistinguibilidad. Finalmente, el Capítulo 3 se dedica a estudiar dos tipos de estados lógicos clásicos: los irreducibles y los minimales. En el Capítulo 4, que inicia la Parte II de la memoria, se aborda el problema de obtener la función de compatibilidad de un predicado vago. Se propone un método, basado en el conocimiento del uso del predicado mediante un conjunto de reglas y de ciertos elementos distinguidos, que permite obtener una expresión general de la función de pertenencia generalizada de un subconjunto borroso que realice la función de extensión del predicado borroso. Dicho método permite, en ciertos casos, definir un conjunto de conectivas multivaluadas asociadas al predicado. En el último capítulo se estudia la representación de antónimos y sinónimos en lógica fuzzy a través de auto-morfismos. Se caracterizan los automorfismos sobre el intervalo unidad cuando sobre él se consideran dos operaciones: una t-norma y una t-conorma ambas arquimedianas. The PhD Thesis CONTRIBUCIÓN AL ESTUDIO DE DOS CONCEPTOS BÁSICOS DE LA LÓGICA FUZZY is a contribution to two basic concepts of the Fuzzy Logic. It is divided in two parts, the first is devoted to a mechanism of inference in Fuzzy Logic, and the second to the representation of vague predicates. «Fuzzy Logic State» is the basic concept in Part I. A Fuzzy Logic State is a fixed-point for the mapping giving the Generalized Modus Ponens Rule of inference. Moreover, a fuzzy preordering can be represented by the elementary preorderings generated by its Fuzzy Logic States. Chapter 1 contemplates the identity of elementary preorderings and the selection of representatives for the classes modulo this identity. This chapter finishes with the characterization of the set of Fuzzy Logic States of an elementary preordering. In Chapter 2 a Trapezoidal Fuzzy Set as a class of a relation of Indistinguishability is obtained. Finally, Chapter 3 is devoted to study two types of Classical Logic States: irreducible and minimal. Part II begins with Chapter 4 dealing with the problem of obtaining a Compa¬tibility Function for a vague predicate. When the use of a predicate is known by means of a set of rules and some distinguished elements, a method to obtain the general expression of the Membership Function is presented. This method allows, in some cases, to reach a set of multivalued connectives associated to the predicate. Last Chapter is devoted to the representation of antonyms and synonyms in Fuzzy Logic. When the unit interval [0,1] is endowed with both an archimedean t-norm and a an archi-medean t-conorm, it is showed that the automorphisms' group is just reduced to the identity function.