Geoprocesamiento como Herramienta de Cálculo y Comunicación de Afecciones por Obras Lineales: Líneas Eléctricas de Alta Tensión

Los proyectos de infraestructuras lineales son implantados en el territorio, y la información geográfica de estos proyectos tiene la capacidad de representar la forma, dimensiones y ubicación de estas infraestructuras, así como los límites de las diferentes propiedades que atraviesa. Esta información geográfica ayuda al entendimiento de la afección de la instalación sobre las diferentes propiedades inmuebles, y por otro lado permite cuantificar automáticamente, la magnitud de cada tipo de afección y así utilizarse como mecanismo de notificación formal a los propietarios de las parcelas afectadas. En este trabajo se presenta cómo se ha integrado en el flujo de trabajo de Red Eléctrica de España (REE), las tareas relacionadas con el cálculo de afecciones de las nuevas instalaciones de Alta Tensión, permitiendo visualizar los proyectos mediante: un visor WMS, un globo 3D mediante KML, o como un conjunto de reseñas gráficas de cada parcela. Estas soluciones han permitido optimizar los procesos de cálculo de afecciones y la generación de las Relaciones de Bienes y Derechos (RBD) afectados en distintos formatos: gráficos o alfanuméricos e interactivos 2D y 3D, multiplicándose las posibilidades de automatización y visualización, y produciendo un acercamiento entre el mundo real y el mundo virtual. Linear infrastructure projects are implemented in the territory, and geographic information of these projects has the ability to represent the shape, size and location of these infrastructures, and the limits of the different properties it crosses. This geographic information helps understanding the affection of the installation on different properties, and to automatically quantifies the magnitude of each type of affection and well used as a mechanism to formally notify owners of affected parcels. In this paper we present how the tasks related to the affection calculation of new high-voltage installations is integrated into the workflow of Red Eléctrica de España (REE), allowing to publish and then to see the projects over internet in a standardized way by: WMS viewer, a 3D globe using KML, or review a set of graphs of each parcel. These solutions have allowed us to optimize the processes of calculation of affection and the generation of the Assets and Rights (RBD) affected document across different formats or alphanumeric graphics and interactive 2D and 3D, multiplying the possibilities of automation and visualization, and producing an approach between the real and the virtual world.

Comparación de la emisión de vibraciones y ruido de ruedas ferroviarias elásticas y monobloque en líneas de metro

Las ruedas de ferrocarril con avanzado estado de desgaste o poligonalización pueden ser una fuente transmisora de ruidos y vibraciones, lo que supone un serio inconveniente para los vecinos próximos a la línea ferroviaria. Se han adoptado distintas soluciones para mitigar este efecto, entre las que las ruedas elásticas desempeñan un papel importante.Las ruedas elásticas convencionales presentan un anillo de goma, en forma de V, que se encuentra ligeramente comprimido entre el cubo y la banda de rodadura, construidos en acero. Esta capa elástica favorece la supresión del ruido y vibraciones transmitidos, al tiempo que reduce los impactos sobre la vía. En este estudio se ha valorado la eficacia de las ruedas elásticas en líneas metropolitanas, comparándolas con las ruedas monobloque. Se ha utilizado para ello el método de los elementos finitos. Se han llevado a cabo diversas simulaciones para estudiar el comportamiento vibratorio de las ruedas elásticas y monobloque, incluyendo análisis modal, respuesta en frecuencia y análisis de vibraciones estocásticas.

Rendimientos productivos y calidad de la canal de hembras, machos castrados quirurgicamente y machos inmunocastrados procedentes de líneas paternas duroc y pietrain

Tradicionalmente la castración quirúrgica ha sido la práctica más habitual en la producción de cerdo blanco destinado a la industria de productos cárnicos curados. La castración quirúrgica conlleva un empeoramiento de los rendimientos productivos y penaliza el bienestar animal. Como alternativa ha surgido la inmunización de los cerdos contra el factor de liberación de la gonadotropina (GnRH) (Fàbrega et al., 2010). La inmunocastración suprime la función testicular (Zamaratskaia et al., 2008) y reduce la producción de androsterona (Dunshea et al., 2001) y escatol (Matthews et al., 2000) así como la agresividad (Jaros et al., 2005). Por tanto, la inmunocastración puede ser una alternativa a la castración física en situaciones comerciales. Por otro lado, para la obtención de productos curados se precisan canales con más grasa y mayor proporción de partes nobles que para productos frescos, por lo que se utilizan estrategias como aumentar el peso al sacrificio o el cruce con líneas paternas específicas. El objetivo de este estudio fue evaluar el rendimiento productivo y la calidad de la canal de hembras enteras (HE), machos castrados (MC) y machos inmunocastrados (MI) procedentes de genéticas paternas Duroc (DU) y Pietrain (PI) con un peso al sacrificio de 134 kg.

Conexión peatonal entre las líneas 1 y 7 del Metro de Madrid

El Metro de Madrid es un transporte público de gran calidad que permite la rápida y cómoda conexión de la gran mayoría de las zonas de la ciudad y, en la actualidad, incluso de otras ciudades. Para que este sistema sea eficaz es imprescindible que las distintas Líneas estén interconectadas para que los usuarios puedan llegar a cualquier punto de la red. Estos puntos se denominan transbordos y existen de dos tipos, corto y largo recorrido. Por lo tanto, las condiciones óptimas para establecer estos enlaces, es que las Líneas pasen próximas unas de otras. En todas las Líneas del Metro de Madrid, que se cruzan en algún punto, existe, al menos, un transbordo entre ellas, salvo en una situación; la Línea 1 y la Línea 7 se cruzan en el barrio madrileño de Chamberí, pero resulta imposible efectuar un transbordo directo entre ambas Líneas. Por lo tanto, el objetivo de este Proyecto Fin de Carrera es construir este nuevo transbordo entre ambas Líneas, que, lógicamente, será un túnel.

Detección de puntos críticos en líneas de manipulación de fruta

Durante las operaciones de recolección, transporte y manipulación de frutas y hortalizas se producen inevitablemente lesiones que se van acumulando sobre cada uno de los frutos, resultando disminuida su calidad, con el detrimento de valor comercial que ello supone. En el mercado actual, tanto nacional como internacional, se detecta un exceso de oferta de cualquier especie o variedad y las claves del éxito comercial, además de la producción de fruta de primor, se centran en la producción de frutas de alta calidad, para las cuales existe una demanda que el mercado actual no es capaz de satisfacer. Si yuxtaponemos esta realidad a la necesidad de reducir las cuantiosas pérdidas por daños mecánicos, pudriciones, etc. -alrededor del 20% de la producción-, se hace patente la necesidad de revisar todos aquellos factores y procesos que atañen a dicha calidad, desde el momento de la recolección en el árbol hasta la llegada del producto a las manos del consumidor.

Estudio de líneas de manipulación de fruta de hueso y cítricos con ayuda de frutos electrónicos

Se emplearon dos frutos electrónicos simulados IS-lOO de diferente tamaño (grande: 300.6 g y 8.8 cm de diámetro; pequeño: 114.7 g y 6.2 cm de diámetro) para evaluar la calidad de las operaciones de post-recolección. Con la ayuda de los frutos electrónicos IS-100 es posible detectar en qué lugar y con qué intensidad se produce un impacto, 'así como el tipo de material contra el que estos frutos están impactando. Se estudiaron cuatro líneas de manipulación en varias cooperativas (dos de fruta de hueso y dos de cítricos). En la mayoría de puntos de transferencia se registran impactos con intensidades superiores a 50 g's. Los impactos registrados en las líneas de manipulación de cítricos son mayores que los correspondientes a las líneas de fruta de hueso. Para estudiar el efecto de las líneas sobre diferentes variedades de las especies manipuladas en ellas, se diseñó un ensayo de interacción fruta-línea de manipulación, a través del cual se comparan lotes de fruta manipulados y sin manipular, cualificándose los daños atribuibles a la recolección y a la manipulación. En todos los casos estudiados, más del 50% de los frutos ya manipulados presentan algún tipo de daño. La observación de.ejstps daños al cabo de 2 días, en el caso de la fruta de hueso, y 10 días, en el caso de los cítricos, revela que estos daños evolucionan, siendo mayores y más patentes en la segunda fecha de observación.

Línea de retardo sintonizable eléctricamente para trenes de pulsos ópticos basada en el efecto de autoimagen temporal

En este artículo se presenta una nueva técnica para la realización de una línea de retardo para trenes de pulsos ópticos ultracortos basada en dispositivos habituales en enlaces de fibra óptica. El sistema está basado en la introducción, mediante un modulador electro?óptico, de una fase lineal a un tren de pulsos de entrada para su posterior dispersión consiguiéndose el efecto de autoimagen temporal en fibra. La sintonía eléctrica del retardo introducido se consigue mediante la variación de la pendiente de la señal eléctrica aplicada en el modulador, obteniéndose una sintonía continua a lo largo de todo el periodo de la señal. Dada la imposibilidad práctica de realizar un generador lineal cuya salida no esté limitada en el tiempo, se propone el uso de una señal rampa, reduciéndose por tanto el rango de sintonía a un conjunto de valores discretos para evitar la deformación del tren de pulsos a la salida del sistema. Resultados obtenidos por simulación prueban la validez del esquema propuesto.

Capacidad y parámetros representativos encontrados en líneas de autobuses de transporte público urbano bajo distinta infraestructura y grado de reserva

En el presente trabajo se desarrollan dos objetivos principales; por un lado, la modelización de la capacidad en distintas líneas de transporte público urbano, en especial, autobuses articulados que circulan por vías troncales, y por otro, el análisis de los parámetros más representativos y su interrelación, en función de la infraestructura, grado de reserva y segregación del carril-bus. Se desarrolla la metodología disponible en el Transit Capacity and Quality of Service Manual (TCQSM) y se realiza una evaluación sólida del tiempo de permanencia en paradas por efecto de viajeros subidos-bajados como parámetro más influyente en la capacidad, generando nuevas leyes de predicción que son consideradas luego en el ajuste metodológico. Los resultados suponen un cambio en el criterio asumido hasta ahora, de una de mora en parada que crece en proporción constante a una tasa de tiempo por pasajero subido y/o bajado. El análisis estadístico determina la validez de estos modelos, y a su vez permite, obtener la máxima capacidad teórica y rango de variabilidad en cada sistema, en forma robusta. El trabajo prosigue en un proyecto más amplio para analizar la influencia de diversos grados de reserva en parámetros operativos de distintas líneas de transporte urbano

Análisis del comportamiento dinámico de tableros de puentes pérgola de ferrocarril en líneas de alta velocidad

El presente trabajo aborda el estudio del comportamiento dinámico de tableros de puentes pérgola de ferrocarril en líneas de alta velocidad. El rápido aumento de este tipo de vías tanto en España como en Europa, ha propiciado la aparición de un gran número de condicionantes que en muchas ocasiones requieren la adopción de tipologías de puentes no habituales que difieren sensiblemente del puente tipo viga. En este sentido, los puentes pérgola, debido a sus características muy específicas y a su economía, han sido empleados con profusión. El tablero de un puente pérgola es una estructura de marcado carácter bidimensional que las cargas recorren de forma esviada. De dicha forma, resulta una tipología de tablero cuyo comportamiento dista notablemente del comportamiento unidimensional de las estructuras que han servido de base para la elaboración de la normativa actual de acciones de ferrocarril, y de la mayoría de los problemas planteados en la literatura especializada. Dada la escasez documental hallada, se ha planteado un alcance amplio, que trata de sentar las bases sobre las que desarrollar el estudio presente y futuro del tema, tratando de orientar la concepción y el diseño de los tableros de puentes pérgola destinados a líneas de ferrocarril de alta velocidad. Así, el presente trabajo aborda desde el estudio del fundamento teórico-matemático del problema dinámico analizado, hasta el análisis numérico del tablero de un puente pérgola real, pasando por un estudio de la influencia de los principales parámetros del tablero de un puente pérgola en su comportamiento dinámico. Dicho planteamiento ha permitido obtener una serie de conclusiones relevantes acerca del comportamiento dinámico de los tableros de puentes pérgola, que facilitan la labor de encaje y dimensionamiento de las mismas. Asimismo, se ha evaluado la posibilidad de obtener una respuesta dinámica deficiente para sus condiciones de trabajo actuales, realizando una serie de recomendaciones relacionadas con el diseño dinámico de esta tipología de estructuras.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Metodología para la optimización de la base de datos de líneas límite del Instituto Geográfico Nacional

Esta metodología se ha desarrollado en el marco de un proyecto que es el objeto del Convenio Específico de Colaboración entre el Instituto Geográfico Nacional y la Escuela de Topografía de la Universidad Politécnica de Madrid relativo a la investigación, desarrollo, formación y difusión de conocimientos en el campo de las tecnologías de la información geográfica (TIG) para la investigación y desarrollo de la tecnología y metodología adecuada para la optimización de la información de la Base de Datos de Líneas Límite de la Dirección General del Instituto Geográfico Nacional. El fin fundamental del mismo es desarrollar una metodología para mejorar la precisión de la Base de Datos de Líneas Límite que tiene el Instituto Geográfico Nacional. La exigencia actual de calidad y seguridad en la descripción geométrica de las líneas límite obliga a optimizar dicha descripción mediante la aplicación de nuevas tecnologías no existentes en el momento del levantamiento, y al diseño de metodologías adecuadas que, minimizando los tiempos y costes de ejecución, consideren asimismo los distintos agentes que participan en España en la definición de las líneas límite. Para desarrollar dicha metodología será necesario en primer lugar digitalizar la información de los cuadernos de campo y las actas de deslinde existentes en el Instituto Geográfico Nacional, para que sea un trabajo abordable desde las tecnologías actuales; posteriormente, volcar la información referente a las líneas límite sobre ortofotografías a escala 1:5.000, a partir de los datos de los cuadernos de campo digitalizados. Se propondrá un nuevo sistema de gestión, tratamiento y almacenamiento de las líneas límite, con información sobre su linaje (origen de datos, precisión), así como el formato de salida de las propias líneas límite. Para controlar la calidad de la metodología propuesta, se deberá validar la misma mediante un estudio teórico de lamedida de rendimientos y precisiones y su verificación mediante toma de datos en campo. Particularmente, se llevará a cabo dicha validación en un conjunto de 140 líneas límite de 36 municipios de la provincia de Ávila y Segovia (los comprendidos en las hojas 556 y 457 del Mapa Topográfico Nacional 1:50.000). Una vez contrastada la metodología y efectuados los oportunos procesos de refinamiento, se redactarán las conclusiones de todo el proyecto, que englobarán las recomendaciones de trabajo y las precisiones resultantes, los rendimientos de los diferentes procesos y los costes que se generen mediante el empleo de la nueva metodología. ABSTARCT: This paper introduces the development of a methodology for the optimisation of the municipal boundaries database of the Instituto Geográfico Nacional. This project has arisen as part of a collaboration agreement between the Instituto Geográfico Nacional and the Escuela de Topografía of the Universidad Politécnica de Madrid which seeks to promote research, development and training in Geographic Information Technologies. Current quality requirements demand the use of new technologies to improve the accuracy of the geometrical description of municipal boundaries. These technologies didn’t exist when the municipal boundaries were first drawn up. Besides, it is convenient to design an appropriate methodology that minimises both costs and time employed. The two main steps in the process are: first, the conversion of all the available data (fixing boundary minutes and field survey notebooks) into digital format in order to make possible their integration in a CAD system; and second, the display and visual overlay of these digital data over an 1:5000 orthophotography of the study area, to identify the boundary monuments. A new system will be proposed to manage, process and storage municipal boundaries information, including its lineage; an output format for these data will be designed as well. In addition, a quality control will be designed to audit this scheme using Data Analysis and Statistical Inference techniques. Moreover, GPS technology will be used to get some boundary monuments co-ordinates to check the results of the proposed methodology. The complete scheme will be tested in a study area corresponding to Ávila and Segovia provinces comprising 140 boundary segments from 36 municipalities.

Tres líneas de novísima investigación: teoría de sistemas, física estadística y bioingeniería

TEORÍA GENERAL DE SISTEMAS. (UN ENFOQUE METODOLÓGICO), por George J. Klir. Versión española de F. J. Valero López, con introducción y revisión técnica de Eduardo Bueno Campos; Ediciones ICE; Madrid,1980; 383 páginas. Dentro del movimiento actual en la investigación de sistemas generales, G. J. Klir ocupa un lugar relevante.

Estudio de tres tipos de calibradores en líneas de clasificación de melocotón y albaricoque en la provincia de Valencia.

Tres tipos de calibradores (dos calibradores electrónicos de tazas, un calibrador electrónico de dedos y un calibrador mecánico de rodillos basculantes) fueron analizados mediante el uso de dos frutos electrónicos IS 100 (8.8 cm Ø y 6.2 cm Ø ) en tres cooperativas de la provincia de Valencia trabajando con melocotón y albaricoque. La transferencia calibrador-cinta de salida fue el punto donde los frutos electrónicos registraron mayores niveles medios de impacto: 31.2 g's en el calibrador de rodillos basculantes, 60.7 g's en el calibrador de dedos, y 74.4 g's y 204.5 g's en los dos calibradores de tazas. La dureza de las superficies contra las que impactaron las IS varió notablemente para cada uno de los calibradores.

Análisis de elementos mecánicos para reducir daños a la fruta en líneas de manipulación.

En una línea experimental de manipulación de fruta, diseñada e instalada en el Departamento de Ingeniería Rural de la Universidad Politécnica de Madrid, fue estudiado el diseño correcto de la estructura de las cintas transportadoras y la regulación y eficacia de elementos deceleradores (cepillo y cortina), con el objetivo de reducir el daño infringido a la fruta, utilizando dos frutos electrónicos IS 100 (8.8 cm Ø y 6.2 cm Ø). Los resultados mostraron que las intensidades de impacto registradas por los frutos electrónicos en los puntos de transferencia pueden ser reducidas (hasta un 53%) utilizando elementos deceleradores bien regulados. El tamaño de la fruta a manipular y el diseño del punto de transferencia deben ser analizados para llevar a cabo una correcta regulación del elemento decelerador. Por otro lado, la ubicación de rodillos estructurales bajo cintas transportadoras en los puntos de transferencia debe ser evitada con el fin de reducir la intensidad del impacto recibido por la fruta.

Análisis de la problemática de los impactos fruto-fruto en las líneas de manipulación.

Se han realizado diferentes ensayos con el objetivo de analizar la problemática de los impactos manzana-manzana en las líneas de manipulación de fruta. Para ello se ha utilizado una línea experimental de manipulación de frutas en la que se han evaluado las características de estos impactos en función de diferentes factores: características del producto, flujo de producto en línea y características de los puntos de transferencia entre elementos de la línea. Una vez conocida la problemática de los impactos fruto-fruto, se ha desarrollado un elemento decelerador accionado para minimizar dichos impactos en una transferencia en 90° entre dos cintas transportadoras. El elemento decelerador ha sido evaluado comparando su eficacia con otros sistemas. En los diferentes ensayos se han utilizado frutos electrónicos IS 100 y manzanas "Golden".