Improving Wishart Classification of Polarimetric SAR Data Using the Hopfield Neural Network Optimization Approach.

This paper proposes the optimization relaxation approach based on the analogue Hopfield Neural Network (HNN) for cluster refinement of pre-classified Polarimetric Synthetic Aperture Radar (PolSAR) image data. We consider the initial classification provided by the maximum-likelihood classifier based on the complex Wishart distribution, which is then supplied to the HNN optimization approach. The goal is to improve the classification results obtained by the Wishart approach. The classification improvement is verified by computing a cluster separability coefficient and a measure of homogeneity within the clusters. During the HNN optimization process, for each iteration and for each pixel, two consistency coefficients are computed, taking into account two types of relations between the pixel under consideration and its corresponding neighbors. Based on these coefficients and on the information coming from the pixel itself, the pixel under study is re-classified. Different experiments are carried out to verify that the proposed approach outperforms other strategies, achieving the best results in terms of separability and a trade-off with the homogeneity preserving relevant structures in the image. The performance is also measured in terms of computational central processing unit (CPU) times.

Optimizing three-phase planar transformer construction

A three-phase transformer with flat conductor layers is proposed in this article. This arrangement is used for high current density transformers. Cost effectiveness in planar magnetic are related with the optimization in the number of layers in each winding. This fact takes more relevance for the medium and high power three-phase transformers where the number of parallels to achieve the required DCR is increased. The proposed method allows the use of off-the-shell core shapes that are used for single phase transformers. Cost impact is significant and design implications become more flexible. The proposed solution has been validated and compared using the conventional and the proposed methodologies to design a high power (20 kW) transformer.

Brain rhythms alterations and their effect in functional networks: A simultaneous EEG/fMRI study in Fixation-off epilepsy

Fixation-off sensitivity (FOS) denotes the forms of EEG abnormalities, which are elicited by elimination of central vision or fixation. The phenomenon seems to depend on variables that modulate the alpha rhythm, however, the cerebral mechanisms underlying FOS remain unclear [1]. The scarce previous fMRI findings related to FOS have shown activation in extrastriate cortex [2] and also in frontal areas [3][4]. On the other hand, simultaneous EEG-fMRI technique has been used to assess the relationship between spontaneous power fluctuations of electrical rhythms and associated fMRI signal modulations. These studies have identified that lateral frontoparietal networks show a negative correlation with alpha band in healthy subjects. This neuroanatomical pattern is related to attentional processes and cognitive resources. Moreover, a sub-beta band (17-23 Hz) has been identified with posterior cingulate, temporoparietal junction and dorso-medial prefrontal cortex activations, which correspond to the DMN [5][6].

Coal purchase optimization: a review from Spain

The study addresses the need to manage the risk of the purchase price of coal in a power company by changing the management model of the purchasing department. It eliminates the risk of price reduces the cost of buying coal and optimizing the performance of all electricity generation plants belonging to the company. You get more flexibility and optionallity to gain additional benefits both economic and efficiency in the supply to our generation fleet. The tools to achieve the above purpose will be financial derivatives that will be used as elements of management and not as mere speculation in the markets.

The Ventana Optical Train: a high-performance off-the-shelf HCPV optics solution

- PV and HCPV compete in the utility market - PV cost reduction has been dramatic through volume - A complete off-the-shelf optics solution by Evonik and LPI - Based on the best-in-class design: The FK concentrator

Power management techniques in an FPGA-Based WSN node for high performance application

In this work, the power management techniques implemented in a high-performance node for Wireless Sensor Networks (WSN) based on a RAM-based FPGA are presented. This new node custom architecture is intended for high-end WSN applications that include complex sensor management like video cameras, high compute demanding tasks such as image encoding or robust encryption, and/or higher data bandwidth needs. In the case of these complex processing tasks, yet maintaining low power design requirements, it can be shown that the combination of different techniques such as extensive HW algorithm mapping, smart management of power islands to selectively switch on and off components, smart and low-energy partial reconfiguration, an adequate set of save energy modes and wake up options, all combined, may yield energy results that may compete and improve energy usage of typical low power microcontrollers used in many WSN node architectures. Actually, results show that higher complexity tasks are in favor of HW based platforms, while the flexibility achieved by dynamic and partial reconfiguration techniques could be comparable to SW based solutions.

Wake-up architecture for Wireless sensor nodes based on ultra low power FPGA

In this work a novel wake-up architecture for wireless sensor nodes based on ultra low power FPGA is presented. A simple wake up messaging mechanism for data gathering applications is proposed. The main goal of this work is to evaluate the utilization of low power configurable devices to take advantage of their speed, flexibility and low power consumption compared with traditional approaches, based on ASICs or microcontrollers, for frame decoding and data control. A test bed based on infrared communications has been built to validate the messaging mechanism and the processing architecture.

Prediction of wake effects on wind farm power production using a RANS approach. Part II. Offshore: Case studies from the UPWIND project

The estimation of power losses due to wind turbine wakes is crucial to understanding overall wind farm economics. This is especially true for large offshore wind farms, as it represents the primary source of losses in available power, given the regular arrangement of rotors, their generally largerdiameter and the lower ambient turbulence level, all of which conspire to dramatically affect wake expansion and, consequently, the power deficit. Simulation of wake effects in offshore wind farms (in reasonable computational time) is currently feasible using CFD tools. An elliptic CFD model basedon the actuator disk method and various RANS turbulence closure schemes is tested and validated using power ratios extracted from Horns Rev and Nysted wind farms, collected as part of the EU-funded UPWIND project. The primary focus of the present work is on turbulence modeling, as turbulent mixing is the main mechanism for flow recovery inside wind farms. A higher-order approach, based on the anisotropic RSM model, is tested to better take into account the imbalance in the length scales inside and outside of the wake, not well reproduced by current two-equation closure schemes.

Control motion approach of a lower limb orthosis to reduce energy consumption

By analysing the dynamic principles of the human gait, an economic gait‐control analysis is performed, and passive elements are included to increase the energy efficiency in the motion control of active orthoses. Traditional orthoses use position patterns from the clinical gait analyses (CGAs) of healthy people, which are then de‐normalized and adjusted to each user. These orthoses maintain a very rigid gait, and their energy cosT is very high, reducing the autonomy of the user. First, to take advantage of the inherent dynamics of the legs, a state machine pattern with different gains in eachstate is applied to reduce the actuator energy consumption. Next, different passive elements, such as springs and brakes in the joints, are analysed to further reduce energy consumption. After an off‐line parameter optimization and a heuristic improvement with genetic algorithms, a reduction in energy consumption of 16.8% is obtained by applying a state machine control pattern, and a reduction of 18.9% is obtained by using passive elements. Finally, by combining both strategies, a more natural gait is obtained, and energy consumption is reduced by 24.6%compared with a pure CGA pattern.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Electrodynamic Tethers For Planetary And De-orbiting Missions

Nuevas aplicaciones tecnológicas y científicas mediante amarras electrodinámicas son analizadas para misiones planetarias. i) Primero, se considera un conjunto de amarras cilíndricas en paralelo (veleros electrosolares) para una misión interplanetaria. Los iones provenientes del viento solar son repelidos por el alto potencial de dichas amarras generando empuje sobre el velero. Para conocer el intercambio de momento que provocan los iones sobre las amarras se ha considerado un modelo de potencial estacionario. Se ha analizado la transferencia orbital de la Tierra a Júpiter siguiendo un método de optimización de trayectoria indirecto. ii) Una vez que el velero se encuentra cerca de Júpiter, se ha considerado el despliegue de una amarra para diferentes objetivos científicos. iia) Una amarra podría ser utilizada para diagnóstico de plasmas, al ser una fuente efectiva de ondas, y también como un generador de auroras artificiales. Una amarra conductora que orbite en la magnetosfera jovial es capaz de producir ondas. Se han analizado las diferentes ondas radiadas por un conductor por el que circula una corriente constante que sigue una órbita polar de alta excentricidad y bajo apoápside, como ocurre en la misión Juno de la NASA. iib) Además, se ha estudiado una misión tentativa que sigue una órbita ecuatorial (LJO) por debajo de los intensos cinturones de radiación. Ambas misiones requiren potencia eléctrica para los sistemas de comunicación e instrumentos científicos. Las amarras pueden generar potencia de manera más eficiente que otros sistemas que utlizan paneles solares o sistemas de potencia de radioisótopos (RPS). La impedancia de radiación es necesaria para determinar la corriente que circula por todo el circuito de la amarra. En un modelo de plasma frío, la radiación ocurre principalmente en los modos de Alfven y magnetosónica rápida, mostrando un elevado índice de refracción. Se ha estudiado la impedancia de radiación en amarras con recubrimiento aislante para los dos modos de radiación y cada una de las misiones. A diferencia del caso ionosférico terrestre, la baja densidad y el intenso campo magnético que aparecen en el entorno de Júpiter consiguen que la girofrecuencia de los electrones sea mucho mayor que la frecuencia del plasma; esto hace que el espectro de potencia para cada modo se modifique substancialmente, aumentando la velocidad de Alfven. Se ha estimado también la impedancia de radiación para amarras sin aislante conductor. En la misión LJO, un vehículo espacial bajando lentamente la altitud de su órbita permitiría estudiar la estructura del campo magnético y composición atmosférica para entender la formación, evolución, y estructura de Júpiter. Adicionalmente, si el contactor (cátodo) se apaga, se dice que la amarra flota eléctricamente, permitiendo emisión de haz de electrones que generan auroras. El continuo apagado y encendido produce pulsos de corriente dando lugar a emisiones de señales, que pueden ser utilizadas para diagnóstico del plasma jovial. En Órbita Baja Jovial, los iones que impactan contra una amarra polarizada negativamente producen electrones secundarios, que, viajando helicoidalmente sobre las líneas de campo magnético de Júpiter, son capaces de alcanzar su atmósfera más alta, y, de esta manera, generar auroras. Se han identificado cuáles son las regiones donde la amarra sería más eficiente para producir auroras. iic) Otra aplicación científica sugerida para la misión LJO es la detección de granos cargados que orbitan cerca de Júpiter. Los electrones de alta energía en este ambiente pueden ser modelados por una distribucción no Maxwelliana conocida como distribución kappa. En escenarios con plasmas complejos, donde los campos eléctricos en Júpiter pueden acelerar las cargas hasta velocidades que superen la velocidad térmica, este tipo de distribuciones son muy útiles. En este caso las colas de las distribuciones de electrones siguen una ley de potencias. Se han estudiado las fluctuaciones de granos cargados para funciones de distribución kappa. iii) La tesis concluye con el análisis para deorbitar satélites con amarras electrodinámicas que siguen una Órbita Baja Terrestre (LEO). Una amarra debe presentar una baja probabilidad de corte por pequeño debris y además debe ser suficientemente ligero para que el cociente entre la masa de la amarra y el satélite sea muy pequeño. En este trabajo se estiman las medidas de la longitud, anchura y espesor que debe tener una amarra para minimizar el producto de la probabilidad de corte por el cociente entre las masas de la amarra y el satélite. Se presentan resultados preliminares del diseño de una amarra con forma de cinta para deorbitar satélites relativamente ligeros como Cryosat y pesados como Envisat. Las misiones espaciales a planetas exteriores y en el ámbito terrestre plantean importantes retos científico-tecnológicos que deben ser abordados y solucionados. Por ello, desde el inicio de la era espacial se han diseñando novedosos métodos propulsivos, sistemas de guiado, navegación y control más robustos, y nuevos materiales para mejorar el rendimiento de los vehículos espaciales (SC). En un gran número de misiones interplanetarias y en todas las misiones a planetas exteriores se han empleado sistemas de radioisótopos (RPS) para generar potencia eléctrica en los vehículos espaciales y en los rovers de exploración. Estos sistemas emplean como fuente de energía el escaso y costoso plutonio-238. La NASA, por medio de un informe de la National Academy of Science (5 de Mayo del 2009), expresó una profunda preocupación por la baja cantidad de plutonio almacenado, insuficiente para desarrollar todas las misiones de exploración planetaria planeadas en el futuro [81, 91]. Esta circustancia ha llevado a dicha Agencia tomar la decisión de limitar el uso de estos sistemas RPS en algunas misiones de especial interés científico y una recomendación de alta prioridad para que el Congreso de los EEUU apruebe el reestablecimiento de la producción de plutonio-238, -son necesarios cerca de 5 kg de este material radiactivo al año-, para salvaguardar las misiones que requieran dichos sistemas de potencia a partir del año 2018. Por otro lado, la Agencia estadounidense ha estado considerando el uso de fuentes de energía alternativa; como la fisión nuclear a través del ambicioso proyecto Prometheus, para llevar a cabo una misión de exploración en el sistema jovial (JIMO). Finalmente, dicha misión fue desestimada por su elevado coste. Recientemente se han estado desarrollando sistemas que consigan energía a través de los recursos naturales que nos aporta el Sol, mediante paneles solares -poco eficientes para misiones a planetas alejados de la luz solar-. En este contexto, la misión JUNO del programa Nuevas Fronteras de la NASA, cuyo lanzamiento fue realizado con éxito en Agosto de 2011, va a ser la primera misión equipada con paneles solares que sobrevolará Júpiter en el 2015 siguiendo una órbita polar. Anteriormente se habían empleado los antes mencionados RPS para las misiones Pioneer 10,11, Voyager 1,2, Ulysses, Cassini-Huygens y Galileo (todas sobrevuelos excepto Galileo). Dicha misión seguirá una órbita elíptica de alta excentricidad con un periápside muy cercano a Júpiter, y apoápside lejano, evitando que los intensos cinturones de radiación puedan dañar los instrumentos de navegación y científicos. Un tether o amarra electrodinámica es capaz de operar como sistema propulsivo o generador de potencia, pero también puede ser considerado como solución científicotecnológica en misiones espaciales tanto en LEO (Órbita Baja Terrestre) como en planetas exteriores. Siguiendo una perspectiva histórica, durante las misiones terrestres TSS-1 (1992) y TSS-1R (1996) se emplearon amarras estandard con recubrimiento aislante en toda su longitud, aplicando como terminal anódico pasivo un colector esférico para captar electrones. En una geometría alternativa, propuesta por J. R. Sanmartín et al. (1993) [93], se consideró dejar la amarra sin recubrimiento aislante (“bare tether”), y sin colector anódico esférico, de forma que recogiera electrones a lo largo del segmento que resulta polarizado positivo, como si se tratara de una sonda de Langmuir de gran longitud. A diferencia de la amarra estandard, el “bare tether” es capaz de recoger electrones a lo largo de una superficie grande ya que este segmento es de varios kilómetros de longitud. Como el radio de la amarra es del orden de la longitud de Debye y pequeño comparado con el radio de Larmor de los electrones, permite una recolección eficiente de electrones en el régimen OML (Orbital Motion Limited) de sondas de Langmuir. La corriente dada por la teoría OML varía en función del perímetro y la longitud. En el caso de una cinta delgada, el perímetro depende de la anchura, que debe ser suficientemente grande para evitar cortes producidos por debris y micrometeoritos, y suficientemente pequeño para que la amarra funcione en dicho régimen [95]. En el experimento espacial TSS-1R mencionado anteriormente, se identificó una recolección de corriente más elevada que la que predecía el modelo teórico de Parker- Murphy, debido posiblemente a que se utilizaba un colector esférico de radio bastante mayor que la longitud de Debye [79]. En el caso de una amarra “bare”, que recoge electrones a lo largo de gran parte de su longitud, se puede producir un fenómeno conocido como atrapamiento adiabático de electrones (adiabatic electron trapping) [25, 40, 60, 73, 74, 97]. En el caso terrestre (LEO) se da la condición mesotérmica en la que la amarra se mueve con una velocidad muy superior a la velocidad térmica de los iones del ambiente y muy inferior a la velocidad térmica de los electrones. J. Laframboise y L. Parker [57] mostraron que, para una función de distribución quasi-isotrópica, la densidad de electrones debe entonces ser necesariamente inferior a la densidad ambiente. Por otra parte, debido a su flujo hipersónico y a la alta polarización positiva de la amarra, la densidad de los iones es mayor que la densidad ambiente en una vasta región de la parte “ram” del flujo, violando la condición de cuasi-neutralidad,-en una región de dimensión mayor que la longitud de Debye-. La solución a esta paradoja podría basarse en el atrapamiento adiabático de electrones ambiente en órbitas acotadas entorno al tether. ABSTRACT New technological and scientific applications by electrodynamic tethers for planetary missions are analyzed: i) A set of cylindrical, parallel tethers (electric solar sail or e-sail) is considered for an interplanetary mission; ions from the solar wind are repelled by the high potential of the tether, providing momentum to the e-sail. An approximated model of a stationary potential for a high solar wind flow is considered. With the force provided by a negative biased tether, an indirect method for the optimization trajectory of an Earth-to-Jupiter orbit transfer is analyzed. ii) The deployment of a tether from the e-sail allows several scientific applications in Jupiter. iia) It might be used as a source of radiative waves for plasma diagnostics and artificial aurora generator. A conductive tether orbiting in the Jovian magnetosphere produces waves. Wave radiation by a conductor carrying a steady current in both a polar, highly eccentric, low perijove orbit, as in NASA’s Juno mission, and an equatorial low Jovian orbit (LJO) mission below the intense radiation belts, is considered. Both missions will need electric power generation for scientific instruments and communication systems. Tethers generate power more efficiently than solar panels or radioisotope power systems (RPS). The radiation impedance is required to determine the current in the overall tether circuit. In a cold plasma model, radiation occurs mainly in the Alfven and fast magnetosonic modes, exhibiting a large refraction index. The radiation impedance of insulated tethers is determined for both modes and either mission. Unlike the Earth ionospheric case, the low-density, highly magnetized Jovian plasma makes the electron gyrofrequency much larger than the plasma frequency; this substantially modifies the power spectrum for either mode by increasing the Alfven velocity. An estimation of the radiation impedance of bare tethers is also considered. iib) In LJO, a spacecraft orbiting in a slow downward spiral under the radiation belts would allow determining magnetic field structure and atmospheric composition for understanding the formation, evolution, and structure of Jupiter. Additionally, if the cathodic contactor is switched off, a tether floats electrically, allowing e-beam emission that generate auroras. On/off switching produces bias/current pulses and signal emission, which might be used for Jovian plasma diagnostics. In LJO, the ions impacting against the negative-biased tether do produce secondary electrons, which racing down Jupiter’s magnetic field lines, reach the upper atmosphere. The energetic electrons there generate auroral effects. Regions where the tether efficiently should produce secondary electrons are analyzed. iic) Other scientific application suggested in LJO is the in-situ detection of charged grains. Charged grains naturally orbit near Jupiter. High-energy electrons in the Jovian ambient may be modeled by the kappa distribution function. In complex plasma scenarios, where the Jovian high electric field may accelerate charges up superthermal velocities, the use of non-Maxwellian distributions should be considered. In these cases, the distribution tails fit well to a power-law dependence for electrons. Fluctuations of the charged grains for non-Mawellian distribution function are here studied. iii) The present thesis is concluded with the analysis for de-orbiting satellites at end of mission by electrodynamic tethers. A de-orbit tether system must present very small tether-to-satellite mass ratio and small probability of a tether cut by small debris too. The present work shows how to select tape dimensions so as to minimize the product of those two magnitudes. Preliminary results of tape-tether design are here discussed to minimize that function. Results for de-orbiting Cryosat and Envisat are also presented.

VentanaTM power train features and performance

Most CPV systems are based on Fresnel lenses. Among these, LPI-patented Fresnel-Köhler (FK) concentrator outstands owing to performance and practical reasons. The VentanaTM power train is the first off-the-shelf commercial product based on the FK and comprises both the primary (POE) lenses (a 36-units 1×1 m2 acrylic panel manufactured by EVONIK and 10×) and glass (or Savosil) secondary optics (SOE). This high concentration optical train (Cg=1,024×, ~250mm optical depth) fits with 5×5 mm2 (at least) solar cells. The optical train is the fruit of a 1-year development that has included design, modeling, prototyping and characterization, and through the process LPI had the opportunity to find out how well the actual performance correlates with models, but also learned practical aspects of a CPV system of this kind, some of which have very positive impact on system performance and reliability.

Low-power vertical cavity NAND gate

The study of the Vertical-Cavity Semiconductor Optical Amplifiers (VCSOAs) for optical signal processing applications is increasing his interest. Due to their particular structure, the VCSOAs present some advantages when compared to their edge-emitting counterparts including low manufacturing costs, high coupling efficiency to optical fibers and the ease to fabricate 2-D arrays of this kind of devices. As a consequence, all-optical logic gates based on VCSOAs may be very promising devices for their use in optical computing and optical switching in communications. Moreover, since all the boolean logic functions can be implemented by combining NAND logic gates, the development of a Vertical-Cavity NAND gate would be of particular interest. In this paper, the characteristics of the dispersive optical bistability appearing on a VCSOA operated in reflection are studied. A progressive increment of the number of layers compounding the top Distributed Bragg Reflector (DBR) of the VCSOA results on a change on the shape of the appearing bistability from an S-shape to a clockwise bistable loop. This resulting clockwise bistability has high on-off contrast ratio and input power requirements one order of magnitude lower than those needed for edge-emitting devices. Based on these results, an all-optical vertical-cavity NAND gate with high on-off contrast ratio and an input power for operation of only 10|i\V will be reported in this paper.

A framework for the analysis and optimization of delay in multiview video coding schemes

Esta tesis presenta un novedoso marco de referencia para el análisis y optimización del retardo de codificación y descodificación para vídeo multivista. El objetivo de este marco de referencia es proporcionar una metodología sistemática para el análisis del retardo en codificadores y descodificadores multivista y herramientas útiles en el diseño de codificadores/descodificadores para aplicaciones con requisitos de bajo retardo. El marco de referencia propuesto caracteriza primero los elementos que tienen influencia en el comportamiento del retardo: i) la estructura de predicción multivista, ii) el modelo hardware del codificador/descodificador y iii) los tiempos de proceso de cuadro. En segundo lugar, proporciona algoritmos para el cálculo del retardo de codificación/ descodificación de cualquier estructura arbitraria de predicción multivista. El núcleo de este marco de referencia consiste en una metodología para el análisis del retardo de codificación/descodificación multivista que es independiente de la arquitectura hardware del codificador/descodificador, completada con un conjunto de modelos que particularizan este análisis del retardo con las características de la arquitectura hardware del codificador/descodificador. Entre estos modelos, aquellos basados en teoría de grafos adquieren especial relevancia debido a su capacidad de desacoplar la influencia de los diferentes elementos en el comportamiento del retardo en el codificador/ descodificador, mediante una abstracción de su capacidad de proceso. Para revelar las posibles aplicaciones de este marco de referencia, esta tesis presenta algunos ejemplos de su utilización en problemas de diseño que afectan a codificadores y descodificadores multivista. Este escenario de aplicación cubre los siguientes casos: estrategias para el diseño de estructuras de predicción que tengan en consideración requisitos de retardo además del comportamiento tasa-distorsión; diseño del número de procesadores y análisis de los requisitos de velocidad de proceso en codificadores/ descodificadores multivista dado un retardo objetivo; y el análisis comparativo del comportamiento del retardo en codificadores multivista con diferentes capacidades de proceso e implementaciones hardware. ABSTRACT This thesis presents a novel framework for the analysis and optimization of the encoding and decoding delay for multiview video. The objective of this framework is to provide a systematic methodology for the analysis of the delay in multiview encoders and decoders and useful tools in the design of multiview encoders/decoders for applications with low delay requirements. The proposed framework characterizes firstly the elements that have an influence in the delay performance: i) the multiview prediction structure ii) the hardware model of the encoder/decoder and iii) frame processing times. Secondly, it provides algorithms for the computation of the encoding/decoding delay of any arbitrary multiview prediction structure. The core of this framework consists in a methodology for the analysis of the multiview encoding/decoding delay that is independent of the hardware architecture of the encoder/decoder, which is completed with a set of models that particularize this delay analysis with the characteristics of the hardware architecture of the encoder/decoder. Among these models, the ones based in graph theory acquire special relevance due to their capacity to detach the influence of the different elements in the delay performance of the encoder/decoder, by means of an abstraction of its processing capacity. To reveal possible applications of this framework, this thesis presents some examples of its utilization in design problems that affect multiview encoders and decoders. This application scenario covers the following cases: strategies for the design of prediction structures that take into consideration delay requirements in addition to the rate-distortion performance; design of number of processors and analysis of processor speed requirements in multiview encoders/decoders given a target delay; and comparative analysis of the encoding delay performance of multiview encoders with different processing capabilities and hardware implementations.

Optimization of Pumping System in Solar Pumped Laser.

The coupling between solar light radiation and laser rod medium in a solar pumped laser affects the efficiency of the laser. To optimize the pumping system, simulation of the two-stage pumping system with a Fresnel lens and conic pumping cavity is carried out with Tracepro software. According to the power density distribution along the axis at focal place of the Fresnel lens, the diameter and position of the pumping cavity window and the distance of the window from the Fresnel lens are optimized. The power density distributions along the laser rod axis of different cavity lengths and different cavity tapers are also analyzed. The optimal structure of taper cavity is obtained. The mirror relecting cavity and ceramic cavity are introduced in detail.