Acondicionamiento y procesado de señales mediante bus CAN en vehículos monoplaza

En este proyecto se ha diseñado un sistema de adquisición y uso compartido de datos orientado a la implantación en un vehículo monoplaza de Formula SAE. Más concretamente, se encarga de recoger la información proporcionada por cuatro sensores infrarrojos de temperatura que sondearán constantemente la temperatura a la que se encuentran las ruedas del vehículo. La información, recogida en una memoria de almacenamiento masivo, se compartirá con otros dispositivos mediante un bus común. Los sensores empleados para generar la información los proporciona Melexis. Dichos sensores permiten estar todos simultáneamente conectados en un bus común gracias a su electrónica interna. Mediante el bus I2C irán conectados los cuatro sensores de nuestra aplicación (uno por cada rueda) permitiéndose añadir a posteriori más sensores o incluso otros elementos que permitan la comunicación por este tipo de bus I2C. La gestión de las tareas se realiza mediante el microcontrolador DSPIC33FJ256GP710-I/PF proporcionado por Microchip. Este es un microcontrolador complejo, por lo que para nuestra aplicación desaprovecharemos parte de su potencial. En nuestra tarjeta ha sido solamente añadido el uso de los dos I2C (uno para la tarjeta SD y el otro para los sensores), el módulo ECAN1 (para las comunicaciones por bus CAN), el módulo SPI (para acceder a una memoria Flash), 4 ADCs (para posibles mediciones) y 2 entradas de interrupción (para posible interactuación con el usuario), a parte de los recursos internos necesarios. En este proyecto se realiza tanto el desarrollo de una tarjeta de circuito impreso dedicada a resolver la funcionalidad requerida, así como su programación a través del entorno de programación facilitado por Microchip, el ICD2 Programmer. In this project, an acquisition and sharing system of data, which is oriented to be installed in a Formula SAE single-seater vehicle, has been designed. Concretely, it is responsible for getting the information supplied by four IR temperature sensors that monitor the wheels temperature. The information, which is loaded in a massive storage memory, will be shared with other devices by means of a common bus. The sensors used to generate the information are supplied by Melexis. Such specific sensors let that all they can be connected to the same bus at the same time due to their internal electronic. The four sensors will be connected through an I2C bus, one for each wheel, although we could add later more sensors or even other devices that they were able to let the I2C communication. Tasks management will be done by means of the DSPIC33FJ256GP710-I/PF microcontroller, which will be supplied by Microchip. This is a complex microcontroller, so, in our application we waste off a part of its potential. In our PCB has only been incorporated the use of the two I2C (one for the SD card and the other for the sensors), the ECAN module (to communicate devices), the SPI module (to access to the Flash memory), 4 ADC’s (for possible measurements) and 2 interrupt inputs (for possible inter-action with the user), a part of the necessary internal resources. This project aims the PCB development dedicated to solve the requested functionality and its programming through the programming environment provided by Microchip (the ICD2 programmer).

Análisis espectral de señales cardiacas mediante frecuencia dominante

La Ingeniería Biomédica surgió en la década de 1950 como una fascinante mezcla interdisciplinaria, en la cual la ingeniería, la biología y la medicina aunaban esfuerzos para analizar y comprender distintas enfermedades. Las señales existentes en este área deben ser analizadas e interpretadas, más allá de las capacidades limitadas de la simple vista y la experiencia humana. Aquí es donde el procesamiento digital de la señal se postula como una herramienta indispensable para extraer la información relevante oculta en dichas señales. La electrocardiografía fue una de las primeras áreas en las que se aplicó el procesado digital de señales hace más de 50 años. Las señales electrocardiográficas continúan siendo, a día de hoy, objeto de estudio por parte de cardiólogos e ingenieros. En esta área, las técnicas de procesamiento de señal han ayudado a encontrar información oculta a simple vista que ha cambiado la forma de tratar ciertas enfermedades que fueron ya diagnosticadas previamente. Desde entonces, se han desarrollado numerosas técnicas de procesado de señales electrocardiográficas, pudiéndose resumir estas en tres grandes categorías: análisis tiempo-frecuencia, análisis de organización espacio-temporal y separación de la actividad atrial del ruido y las interferencias. Este proyecto se enmarca dentro de la primera categoría, análisis tiempo-frecuencia, y en concreto dentro de lo que se conoce como análisis de frecuencia dominante, la cual se va a aplicar al análisis de señales de fibrilación auricular. El proyecto incluye una parte teórica de análisis y desarrollo de algoritmos de procesado de señal, y una parte práctica, de programación y simulación con Matlab. Matlab es una de las herramientas fundamentales para el procesamiento digital de señales por ordenador, la cual presenta importantes funciones y utilidades para el desarrollo de proyectos en este campo. Por ello, se ha elegido dicho software como herramienta para la implementación del proyecto. ABSTRACT. Biomedical Engineering emerged in the 1950s as a fascinating interdisciplinary blend, in which engineering, biology and medicine pooled efforts to analyze and understand different diseases. Existing signals in this area should be analyzed and interpreted, beyond the limited capabilities of the naked eye and the human experience. This is where the digital signal processing is postulated as an indispensable tool to extract the relevant information hidden in these signals. Electrocardiography was one of the first areas where digital signal processing was applied over 50 years ago. Electrocardiographic signals remain, even today, the subject of close study by cardiologists and engineers. In this area, signal processing techniques have helped to find hidden information that has changed the way of treating certain diseases that were already previously diagnosed. Since then, numerous techniques have been developed for processing electrocardiographic signals. These methods can be summarized into three categories: time-frequency analysis, analysis of spatio-temporal organization and separation of atrial activity from noise and interferences. This project belongs to the first category, time-frequency analysis, and specifically to what is known as dominant frequency analysis, which is one of the fundamental tools applied in the analysis of atrial fibrillation signals. The project includes a theoretical part, related to the analysis and development of signal processing algorithms, and a practical part, related to programming and simulation using Matlab. Matlab is one of the fundamental tools for digital signal processing, presenting significant functions and advantages for the development of projects in this field. Therefore, we have chosen this software as a tool for project implementation.

Implementation of wireless communication based on Software Defined Radio

In current communication systems, there are many new challenges like various competitive standards, the scarcity of frequency resource, etc., especially the development of personal wireless communication systems result the new system update faster than ever before, the conventional hardware-based wireless communication system is difficult to adapt to this situation. The emergence of SDR enabled the third revolution of wireless communication which from hardware to software and build a flexible, reliable, upgradable, reusable, reconfigurable and low cost platform. The Universal Software Radio Peripheral (USRP) products are commonly used with the GNU Radio software suite to create complex SDR systems. GNU Radio is a toolkit where digital signal processing blocks are written in C++, and connected to each other with Python. This makes it easy to develop more sophisticated signal processing systems, because many blocks already written by others and you can quickly put them together to create a complete system. Although the main function of GNU Radio is not be a simulator, but if there is no RF hardware components,it supports to researching the signal processing algorithm based on pre-stored and generated data by signal generator. This thesis introduced SDR platform from hardware (USRP) and software(GNU Radio), as well as some basic modulation techniques in wireless communication system. Based on the examples provided by GNU Radio, carried out some related experiments, for example GSM scanning and FM radio station receiving on USRP. And make a certain degree of improvement based on the experience of some investigators to observe OFDM spectrum and simulate real-time video transmission. GNU Radio combine with USRP hardware proved to be a valuable lab platform for implementing complex radio system prototypes in a short time. RESUMEN. Software Defined Radio (SDR) es una tecnología emergente que está creando un impacto revolucionario en la tecnología de radio convencional. Un buen ejemplo de radio software son los sistemas de código abierto llamados GNU Radio que emplean un kit de herramientas de desarrollo de software libre. En este trabajo se ha empleado un kit de desarrollo comercial (Ettus Research) que consiste en un módulo de procesado de señal y un hardaware sencillo. El módulo emplea un software de desarrollo basado en Linux sobre el que se pueden implementar aplicaciones de radio software muy variadas. El hardware de desarrollo consta de un microprocesador de propósito general, un dispositivo programable (FPGA) y un interfaz de radiofrecuencia que cubre de 50 a 2200MHz. Este hardware se conecta al PC por medio de un interfaz USB de 8Mb/s de velocidad. Sobre la plataforma de Ettus se pueden ejecutar aplicaciones GNU radio que utilizan principalmente lenguaje de programación Python para implementarse. Sin embargo, su módulo de procesado de señal está construido en C + + y emplea un microprocesador con aritmética de coma flotante. Por lo tanto, los desarrolladores pueden rápida y fácilmente construir aplicaciones en tiempo real sistemas de comunicación inalámbrica de alta capacidad. Aunque su función principal no es ser un simulador, si no puesto que hay componentes de hardware RF, Radio GNU sirve de apoyo a la investigación del algoritmo de procesado de señales basado en pre-almacenados y generados por los datos del generador de señal. En este trabajo fin de máster se ha evaluado la plataforma de hardware de DEG (USRP) y el software (GNU Radio). Para ello se han empleado algunas técnicas de modulación básicas en el sistema de comunicación inalámbrica. A partir de los ejemplos proporcionados por GNU Radio, hemos realizado algunos experimentos relacionados, por ejemplo, escaneado del espectro, demodulación de señales de FM empleando siempre el hardware de USRP. Una vez evaluadas aplicaciones sencillas se ha pasado a realizar un cierto grado de mejora y optimización de aplicaciones complejas descritas en la literatura. Se han empleado aplicaciones como la que consiste en la generación de un espectro de OFDM y la simulación y transmisión de señales de vídeo en tiempo real. Con estos resultados se está ahora en disposición de abordar la elaboración de aplicaciones complejas.

El sistema de grabación y reproducción sonora ambiofónico

Este proyecto fin de carrera trata del sistema de grabación y reproducción sonora ambiofónico, destacar que este sistema y la tecnología que emplea es de dominio público. La ambiofonía se basa en un amalgama de investigaciones recientes y de los ya bien sabidos principios psicoacústicos y binaurales. Estos avances han expandido nuevas fronteras en lo concerniente a la grabación y reproducción de audio, así como de presentar al oyente un campo sonoro a la entrada de sus oídos lo más parecido posible al campo sonoro al que se expondría al oyente en el momento y lugar de la toma de sonido, es decir, reconstruye un campo sonora binaural. Este sistema ha podido desarrollarse, de una manera bastante satisfactoria, gracias a todos los estudios y textos anteriores en materia de psicoacústica y del mecanismo de escucha humano. Otro factor gracias al cual es posible y asequible, tanto el desarrollo como el disfrute de esta tecnología, es el hecho que en nuestros días es muy económico disponer de ordenadores lo suficientemente potentes y rápidos para realizar el procesado de señales que se requiere de una manera bastante rápida. Los desarrolladores de dicha tecnología han publicado diversos documentos y archivos descargables de la red con aplicaciones para la implementación de sistemas ambiofónicos de manera gratuita para uso privado. El sistema ambiofónico se basa en la combinación de factores psicoacústicos ignorados o subestimados y lo ya sabido sobre las propiedades acústicas de salas, tanto de salas en las que tienen lugar las ejecuciones musicales (auditorios, teatros, salas de conciertos...), como de salas de escucha (salones de domicilios, controles de estudios...). En la parte práctica del proyecto se van a realizar una serie de grabaciones musicales empleando tanto técnicas estereofónicas tradicionales como ambiofónicas de grabación con el fin de describir y comparar ambas técnicas microfónicas. También servirá para estudiar hasta que punto es favorable subjetivamente para el oyente el hecho de realizar la toma de sonido teniendo en cuenta las propiedades del sistema de reproducción ambiofónico. Esta comparación nos dará una idea de hasta donde se puede llegar, en cuanto a sensación de realidad para el oyente, al tener en cuenta durante el proceso de grabación efectos como la respuesta del pabellón auditivo del oyente, la cual es única, y que posteriormente la diafonía interaural va a ser cancelada mediante un procesado digital de señal. ABSTRACT. This final project is about the ambiophonic recording and playback system, note that this system and the technology it uses is of public domain. Ambiophonics is based on an amalgam of recent research and to the well known and binaural psychoacoustic principles. These advances have expanded new frontiers with regard to the audio recording and playback, as well as to present the listener a sound field at the entrance of their ears as close as possible to the sound field that would the listener be exposed to at the time and place of the mucial interpretation, so we can say that ambiophonics reconstructs a binaural sound field . This system has been developed, in a fairly satisfactory way, thanks to all the studies and previous texts on psychoacoustics and human listening mechanism. Another factor by which it is possible and affordable, both the development and the enjoyment of this technology, is the fact that in our days is inexpensive to usres to own computers that are powerful and fast enough to perform the signal processing that is required in a short time. The developers of this technology have published several documents and downloadable files on the network with applications for ambiophonics system implementation for free. Ambiophonics is based on a combination of factors ignored or underestimated psychoacousticly and what is already known about the acoustic properties of rooms, including rooms where musical performances take place (auditoriums, theaters, concert halls...), and listening rooms (concet halls, studios controls...). In the practical part of the project will be making a series of musical recordings using both traditional stereo recording techniques and recording techiniques compatible with ambiophonics in order to describe and compare both recording techniques. It will also examine to what extent is subjectively favorable for the listener the fact of considering the playback system properties of ambiophonics during the recording stage. This comparison will give us an idea of how far can we get, in terms of sense of reality to the listener, keeping in mind during the recording process the effects introduced by the response of the ear of the listener, which is unique, and that the subsequently interaural crosstalk will be canceled by a digital signal processing.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Análisis de descriptores perceptuales para la caracterización del habla de pacientes de la apnea obstructiva del sueño

A día de hoy, a pesar de todos los avances médicos y tecnológicos, no existe una prueba capaz de diagnosticar el Síndrome de Apneas-Hipopneas durante el Sueño (SAHS) o Síndrome de Apnea del Sueño (SAS), con una prueba in-situ rápida y eficaz. La detección de este trastorno, se lleva a cabo con una prueba larga y costosa, en la que el paciente debe pasar una noche hospitalizado y monitorizado en todo momento. Con el fin de minimizar tiempo y costes de diagnóstico de esta patología, el Grupo de Aplicaciones de Procesado de Señales (GAPS) lleva años trabajando en el desarrollo de una herramienta de apoyo, basada en el análisis de la señal de voz, que proporcione una alternativa a los métodos de diagnóstico actuales. En definitiva, desarrollar una prueba in-situ capaz de diagnosticar esta enfermedad. El Síndrome de Apnea del Sueño (SAS) es un trastorno muy prevalente y con muy bajo índice de casos diagnosticados. Se define como un cuadro de somnolencia excesiva, trastornos cognitivos-conductuales, respiratorios, cardiacos, metabólicos o inflamatorios secundarios a episodios repetidos de obstrucción de la vía aérea superior (VAS) durante el sueño. Esta obstrucción se produce por el colapso de las partes blandas de la garganta, impidiendo una correcta respiración, y como consecuencia, interrupciones del sueño no consciente e hipoxia. En este contexto se ha desarrollado un Proyecto de Fin de Grado conjunto las Srtas. Laura Soria Simón y Bárbara Recarte Steegman. Se estructura en tres bloques: análisis perceptual conjunto, estudio de técnicas de clasificación (Laura) y estudio acústico (Bárbara). Los resultados y conclusiones correspondientes al estudio de las técnicas de clasificación de los descriptores perceptuales y global del proyecto, se recogen en el presente documento.

Análisis de la precisión en la medida del tiempo de reverberación y de los parámetros asociados

El trabajo fin de master “Análisis de la precisión en la medida del tiempo de reverberación y de los parámetros asociados” tiene como objetivo primordial la evaluación de los parámetros y métodos utilizados para la obtención de estos, a través del tiempo de reverberación, tanto de forma global, conjunto de todos los métodos, como cada uno de ellos por separado. Un objetivo secundario es la evaluación de la incertidumbre en función del método de medición usado. Para realizarlo, se van a aprovechar las mediciones realizadas para llevar a cabo el proyecto fin de carrera [1], donde se medía el tiempo de reverberación en dos recintos diferentes usando el método del ruido interrumpido y el método de la respuesta impulsiva integrada con señales distintas. Las señales que han sido utilizadas han sido señales impulsivas de explosión de globos, disparo de pistola, claquetas y, a través de procesado digital, señales periódicas pseudoaleatorias MLS y barridos de tonos puros. La evaluación que se realizará a cada parámetro ha sido extraída de la norma UNE 89002 [2], [3]y [4]. Se determinará si existen valores aberrantes tanto por el método de Grubbs como el de Cochran, e interesará conocer la veracidad, precisión, repetibilidad y reproducibilidad de los resultados obtenidos. Los parámetros que han sido estudiados y evaluados son el tiempo de reverberación con caída de 10 dB, (T10), con caída de 15 dB (T15), con caída de 20 dB (T20), con caída de 30 dB (T30), el tiempo de la caída temprana (EDT), el tiempo final (Ts), claridad (C20, C30, C50 y C80) y definición (D50 y D80). Dependiendo de si el parámetro hace referencia al recinto o si varía en función de la relación entre la posición de fuente y micrófono, su estudio estará sujeto a un procedimiento diferente de evaluación. ABSTRACT. The master thesis called “Analysis of the accuracy in measuring the reverberation time and the associated parameters” has as the main aim the assessment of parameters and methods used to obtain these through reverberation time, both working overall, set of all methods, as each of them separately. A secondary objective is to evaluate the uncertainty depending on the measurement method used. To do this, measurements of [1] will be used, where they were carried on in two different spaces using the interrupted noise method and the method of impulse response integrated with several signals. The signals that have been used are impulsive signals such as balloon burst, gunshot, slates and, through digital processing, periodic pseudorandom signal MLS and swept pure tone. The assessment that will be made to each parameter has been extracted from the UNE 89002 [2], [3] and [4]. It will determine whether there are aberrant values both through Grubbs method and Cochran method, to say so, if a value is inconsistent with the rest of the set. In addition, it is interesting to know the truthfulness, accuracy, repeatability and reproducibility of results obtained from the first part of this rule. The parameters that are going to be evaluated are reverberation time with 10 dB decay, (T10), with 15 dB decay (T15), with 20 dB decay (T20), with 30 dB decay (T30), the Early Decay Time (EDT), the final time (Ts), clarity (C20, C30, C50 y C80) and definition (D50 y D80). Depending on whether the parameter refers to the space or if it varies depending on the relationship between source and microphone positions, the study will be related to a different evaluation procedure.

Amplificador de envolvente de señales de RF basado en el convertidor buck multifase

En este trabajo se presenta un convertidor DC-DC buck de dos fases de alta velocidad adecuado para emplear en técnicas de linealización de amplificadores como ET (Envelope Tracking) o EER (Envelope Elimination and Restoration). El convertidor ha sido realizado con tecnología LDMOS y la técnica usada para controlarlo ha sido modulación PWM, creada mediante procesado digital y un generador de funciones. La potencia de salida es de hasta 125W de pico, con un rendimiento del 80%, un ancho de banda de hasta 2MHz y en las medidas de linealidad presenta una atenuación a los productos de intermodulación de tercer orden de más de 45 dBc.

Técnicas de procesado digital de señal aplicadas a acelerómetros

En este proyecto se estudian y analizan las diferentes técnicas de procesado digital de señal aplicadas a acelerómetros. Se hace uso de una tarjeta de prototipado, basada en DSP, para realizar las diferentes pruebas. El proyecto se basa, principalmente, en realizar filtrado digital en señales provenientes de un acelerómetro en concreto, el 1201F, cuyo campo de aplicación es básicamente la automoción. Una vez estudiadas la teoría de procesado y las características de los filtros, diseñamos una aplicación basándonos sobre todo en el entorno en el que se desarrollaría una aplicación de este tipo. A lo largo del diseño, se explican las diferentes fases: diseño por ordenador (Matlab), diseño de los filtros en el DSP (C), pruebas sobre el DSP sin el acelerómetro, calibración del acelerómetro, pruebas finales sobre el acelerómetro... Las herramientas utilizadas son: la plataforma Kit de evaluación 21-161N de Analog Devices (equipado con el entorno de desarrollo Visual DSP 4.5++), el acelerómetro 1201F, el sistema de calibración de acelerómetros CS-18-LF de Spektra y los programas software MATLAB 7.5 y CoolEditPRO 2.0. Se realizan únicamente filtros IIR de 2º orden, de todos los tipos (Butterworth, Chebyshev I y II y Elípticos). Realizamos filtros de banda estrecha, paso-banda y banda eliminada, de varios tipos, dentro del fondo de escala que permite el acelerómetro. Una vez realizadas todas las pruebas, tanto simulaciones como físicas, se seleccionan los filtros que presentan un mejor funcionamiento y se analizan para obtener conclusiones. Como se dispone de un entorno adecuado para ello, se combinan los filtros entre sí de varias maneras, para obtener filtros de mayor orden (estructura paralelo). De esta forma, a partir de filtros paso-banda, podemos obtener otras configuraciones que nos darán mayor flexibilidad. El objetivo de este proyecto no se basa sólo en obtener buenos resultados en el filtrado, sino también de aprovechar las facilidades del entorno y las herramientas de las que disponemos para realizar el diseño más eficiente posible. In this project, we study and analize digital signal processing in order to design an accelerometer-based application. We use a hardware card of evaluation, based on DSP, to make different tests. This project is based in design digital filters for an automotion application. The accelerometer type is 1201F. First, we study digital processing theory and main parameters of real filters, to make a design based on the application environment. Along the application, we comment all the different steps: computer design (Matlab), filter design on the DSP (C language), simulation test on the DSP without the accelerometer, accelerometer calibration, final tests on the accelerometer... Hardware and software tools used are: Kit of Evaluation 21-161-N, based on DSP, of Analog Devices (equiped with software development tool Visual DSP 4.5++), 1201-F accelerometer, CS-18-LF calibration system of SPEKTRA and software tools MATLAB 7.5 and CoolEditPRO 2.0. We only perform 2nd orden IIR filters, all-type : Butterworth, Chebyshev I and II and Ellyptics. We perform bandpass and stopband filters, with very narrow band, taking advantage of the accelerometer's full scale. Once all the evidence, both simulations and physical, are finished, filters having better performance and analyzed and selected to draw conclusions. As there is a suitable environment for it, the filters are combined together in different ways to obtain higher order filters (parallel structure). Thus, from band-pass filters, we can obtain many configurations that will give us greater flexibility. The purpose of this project is not only based on good results in filtering, but also to exploit the facilities of the environment and the available tools to make the most efficient design possible.

Desarrollo de herramientas de autoevaluación de prácticas de procesado digital de la señal.

El objetivo de este proyecto es desarrollar un conjunto de herramientas de auto aprendizaje y autoevaluación del laboratorio de la asignatura "Procesado Digital de la Señal", perteneciente al plan de grado de la Escuela Técnica Superior de Ingeniería y Sistemas de Telecomunicación de la Universidad Politécnica de Madrid. Con ello se pretende de mejorar el rendimiento académico de los alumnos en dicha asignatura y en la materia "Señales y Sistemas" en general. Para la realización de las prácticas se emplea Matlab, de modo que es necesario integrar esta herramienta en el laboratorio con MOODLE, plataforma de e-learning utilizada para la gestión de las asignaturas a nivel docente, para proporcionar material de estudio y programar actividades de aprendizaje y evaluación. Será fundamental el análisis de la integración de Matlab con MOODLE, de modo que en función de los resultados de los alumnos, se les propongan repeticiones de apartados erróneos, revisiones de resultados y otros aspectos, como autoaprendizaje y autoevaluación que permitan la obtención de las competencias y alcanzar los resultados de aprendizaje, y a los profesores que imparten la asignatura, como herramienta para detectar las deficiencias más significativas en la programación y en las metodologías empleadas en la asignatura para corregir las carencias de los alumnos. ABSTRACT: The aim of this project will be the development of self-learning and self- assessment lab tools for the course "Procesado Digital de la Señal" in order to improve student’s performance in that subject and in the matter "Señales y Sistemas " for grades taught at the Escuela Universitaria de Ingeniería Técnica de Telecomunicación of the Universidad Politécnica de Madrid today. Matlab is used to perform laboratory practices of "Procesado Digital de la Señal “. Matlab is a numerical calculation program. A very powerful tool with a great mathematical processing performance level, so it is necessary to integrate this tool in the laboratory with MOODLE, the current e-learning platform used at the Universidad Politécnica de Madrid for the management of teaching subjects to provide material and to program learning and assessment activities for students. It is therefore essential the analysis of the Matlab integration with Moodle. Thus, depending on the results and grades that students get along the way in the various activities evaluators should conduct, they propose, for example, repetitions of erroneous exercises, reviews of some results and other aspects such as self-learning and self-assessment. This would allow students to obtain the skills and learning to achieve the results set as a target. For teachers who teach the subject will also be a preview of the notes as these tools will be used to identify the most significant shortcomings both in programming and in the methodologies used in "Procesado Digital de la Señal " to act accordingly and correcting shortcomings of the enrolled students.

Diseño y análisis de unidades didácticas para Procesado Digital de la Señal.

Este Proyecto Fin de Carrera pretende desarrollar una serie de unidades didácticas orientadas a mejorar el aprendizaje de la teoría de procesado digital de señales a través de la aplicación práctica. Con tal fin, se han diseñado una serie de prácticas que permitan al alumno alcanzar un apropiado nivel de conocimiento de la asignatura, la adquisición de competencias y alcanzar los resultados de aprendizaje previstos. Para desarrollar el proyecto primero se ha realizado una selección apropiada de los contenidos de la teoría de procesado digital de señales en relación con los resultados de aprendizaje esperados, seguidamente se han diseñado y validado unas prácticas basadas en un entorno de trabajo basado en MATLAB y DSP, y por último se ha redactado un manual de laboratorio que combina una parte teórica con su práctica correspondiente. El objetivo perseguido con la realización de estas prácticas es alcanzar un equilibrio teórico/práctico que permita sacar el máximo rendimiento de la asignatura desde el laboratorio, trabajando principalmente con el IDE Code Composer Studio junto con un kit de desarrollo basado en un DSP. ABSTRACT. This dissertation intends to develop some lessons oriented to improve about the digital signal processing theory. In order to get this objective some practices have been developed to allow to the students to achieve an appropriate level of knowledge of the subject, acquire skills and achieve the intended learning outcomes. To develop the project firstly it has been made an appropriate selection of the contents of the digital signal processing theory related with the expected results. After that, five practices based in a work environment based on Matlab and DSP have been designed and validated, and finally a laboratory manual has been drafted that combines the theoretical part with its corresponding practice. The objective with the implementation of these practices is to achieve a theoretical / practical balance to get the highest performance to the subject from the laboratory working mainly with the Code Composer Studio IDE together a development kit based on DSP.

Desarrollo de un instrumento para adquisición y procesado de EEG (Electro-encefalograma) y ECG (Electro-cardiograma)

Diseño y construcción de un aparato de bajo costo para adquisición y procesamiento de señales bioeléctricas, compuesto por un hardware capaz de amplificar y filtrar las señales, y por un instrumento virtual basado en labVIEW encargado de la adquisición de los distintas bioseñales y de su procesamiento en tiempo real. Este sistema permitirá dar soporte diagnóstico en modelos animales con desórdenes neurológicos sometidos a diferentes tipos de intervención terapéutica.

Técnicas de análisis, caracterización y detección de señales de voz en entornos acústicos adversos

Este trabajo de Tesis ha abordado el objetivo de dar robustez y mejorar la Detección de Actividad de Voz en entornos acústicos adversos con el fin de favorecer el comportamiento de muchas aplicaciones vocales, por ejemplo aplicaciones de telefonía basadas en reconocimiento automático de voz, aplicaciones en sistemas de transcripción automática, aplicaciones en sistemas multicanal, etc. En especial, aunque se han tenido en cuenta todos los tipos de ruido, se muestra especial interés en el estudio de las voces de fondo, principal fuente de error de la mayoría de los Detectores de Actividad en la actualidad. Las tareas llevadas a cabo poseen como punto de partida un Detector de Actividad basado en Modelos Ocultos de Markov, cuyo vector de características contiene dos componentes: la energía normalizada y la variación de la energía. Las aportaciones fundamentales de esta Tesis son las siguientes: 1) ampliación del vector de características de partida dotándole así de información espectral, 2) ajuste de los Modelos Ocultos de Markov al entorno y estudio de diferentes topologías y, finalmente, 3) estudio e inclusión de nuevas características, distintas de las del punto 1, para filtrar los pulsos de pronunciaciones que proceden de las voces de fondo. Los resultados de detección, teniendo en cuenta los tres puntos anteriores, muestran con creces los avances realizados y son significativamente mejores que los resultados obtenidos, bajo las mismas condiciones, con otros detectores de actividad de referencia. This work has been focused on improving the robustness at Voice Activity Detection in adverse acoustic environments in order to enhance the behavior of many vocal applications, for example telephony applications based on automatic speech recognition, automatic transcription applications, multichannel systems applications, and so on. In particular, though all types of noise have taken into account, this research has special interest in the study of pronunciations coming from far-field speakers, the main error source of most activity detectors today. The tasks carried out have, as starting point, a Hidden Markov Models Voice Activity Detector which a feature vector containing two components: normalized energy and delta energy. The key points of this Thesis are the following: 1) feature vector extension providing spectral information, 2) Hidden Markov Models adjustment to environment and study of different Hidden Markov Model topologies and, finally, 3) study and inclusion of new features, different from point 1, to reject the pronunciations coming from far-field speakers. Detection results, taking into account the above three points, show the advantages of using this method and are significantly better than the results obtained under the same conditions by other well-known voice activity detectors.

Maquinaria de procesado en las centrales hortofrutícolas

Este artículo se centra en analizar los tres componentes básicos de las líneas de manipulación (volcado, calibrado y envasado), haciendo un análisis más profundo del segundo por ser el componente clave de la cadena de máquinas, ya que es el que clasifica el producto en función de su calidad externa e interna.

Procedimiento De Amplificador De Envolvente De Señales Moduladas En RF Para Técnicas EER Y ET

An envelope amplifier for an EER (Envelope Elimination and Restoration) and ET (Envelope Tracking) techniques is shown in this paper. The amplifier is based on a high speed two phases buck converter and employs RF LDMOS technology for the switching stage. A DPWM (Digital Pulse With Modulation) signal is used to control the amplifier by means of a functions generator. Simulations and measurements on a circuit prototype are presented showing a good agreement. Up to 125W output peak power can be delivered over a 5Ω load resistor. About 80% efficiency has been obtained. And at the two tone test, the third order intermodulation products (IP3) remain below 45dBc over a 2MHz bandwidth.