基于PowerPC的高端信号处理系统研究

大运算量的科学计算以及高速实时信号处理靠传统的单处理机系统已无法完成，必须通过并行处理技术实现，特别是新一代的雷达信号处理系统功能强且结构和信号处理方式都很复杂，对实时性、运算精度、动态范围和数据吞吐量提出了更高要求，采用每秒几十亿至几百亿次浮点运算速度的大规模实时并行处理系统势在必行。 本论文对高端信号处理系统进行了较为深入的研究，在此基础上设计并实现了基于PowerPC的信号处理系统，以该系统为平台，研究了系统设计中的难点和热点问题，并提出了一些实现信号处理系统中关键技术的新方法。 通过对信号处理系统结构的研究，本文提出了基于SMP-Cluster架构的总体设计方案，设计并实现了SMP架构的PowerPC信号处理节点板，符合PICMG 2.16标准的千兆以网交换板，千兆高速背板和机箱管理模块。对信号处理硬件系统进行了设计、焊接、组装和调试；设计、编写了信号处理中的相关软件系统；移植了实时操作系统，编写了底层驱动。 本文在系统的研究开发过程中，对其中的关键技术运用了一些有一定创新性的设计和实现方法： 1、针对雷达信号处理特点，提出了基于SMP-Cluster架构信号处理系统，使系统扩展性和并行性大大提高； 2、采用PowerPC作为信号处理器，相比DSP，数据吞吐量、处理速度有一定的提高； 3、采用仿真分析方法，结合Cadence PCB工具，解决了高速背板的信号完整性和电源完整性等问题，使背板工作频率能达到3.125G； 4、采用机箱智能管理和热切换，来加强系统的可靠性、机箱管理。 实验表明，本论文所设计和实现的系统能满足海量运算需求，具有高可靠性 高冗余性、强扩展性和可管理性。

基于PowerPC的嵌入式计算机的研究与开发

嵌入式计算机在通信设备、军事、航空航天等领域有着广泛的应用。高端嵌入式计算机平台的国产化，对促进国内计算机系统向高性能、实时性、低功耗的方向发展，具有重要的意义和军事、民用应用价值。跟踪国外高端嵌入式计算机的发展，研究和研制更能适合我国实际系统需要的高端嵌入式计算机是本科题研究的主要内容。为了更及时的跟踪国外技术的发展，本文研究的侧重点在于如何利用国外的微处理器芯片，开发满足我国特殊需求的嵌入式计算机平台。 本文在分析国内嵌入式计算机特殊需求的基础上，在国内首次提出了基于PowerPC G4的高性能、宽温、低功耗嵌入式计算机的解决方案。研制具有自主知识产权的产品，填补国内在这一应用领域的空白。 如何从硬件设计、底层软件和结构等方面提高嵌入式计算机的高可靠性设计是本文研究的一项重要内容。在硬件设计的基础上，讨论了如何利用边界扫描BIT技术进行板级BIST设计的方法。为了提高设计的效率和一次成功率，如何通过仿真分析方法对嵌入式计算机进行了预设计是本文研究的另一项重要内容。为此，本文在硬件设计过程中分析了高端嵌入式计算机PCB设计中的关键网络，通过SI仿真分析方法，结合Cadence PCB工具，解决了信号完整性和电源完整性等问题。结合所设计的硬件系统，完成底层软件移植和驱动开发和系统的软硬件调试，解决调试中遇到的问题也是嵌入式计算开发过程的一项重要内容。本文利用BDI2000仿真器和Tornado开发环境完成了这一过程。 本论文提出的基于PowerPC的嵌入式计算机采用的是CPCI总线架构，包含多种外部接口，所设计和实现的系统能满足海量运算需求，具有高可靠性、强扩展性和实时性。具有较好的应用前景。

[Book review] Book of Shadows

Tony Mann provides a review of the book: Simon Biggs, Book of Shadows, Ellipsis (Electric Art Series: 1), 64pp. with CD-Rom, 1996, ISBN 1-899858-156. £15. [Needs Multimedia PC (Windows, 486 or Pentium processor), or Macintosh (68040 or PowerPC)]

FAMOUS, faster: using parallel computing techniques to accelerate the FAMOUS/HadCM3 climate model with a focus on the radiative transfer algorithm

We have optimised the atmospheric radiation algorithm of the FAMOUS climate model on several hardware platforms. The optimisation involved translating the Fortran code to C and restructuring the algorithm around the computation of a single air column. Instead of the existing MPI-based domain decomposition, we used a task queue and a thread pool to schedule the computation of individual columns on the available processors. Finally, four air columns are packed together in a single data structure and computed simultaneously using Single Instruction Multiple Data operations. The modified algorithm runs more than 50 times faster on the CELL’s Synergistic Processing Elements than on its main PowerPC processing element. On Intel-compatible processors, the new radiation code runs 4 times faster. On the tested graphics processor, using OpenCL, we find a speed-up of more than 2.5 times as compared to the original code on the main CPU. Because the radiation code takes more than 60% of the total CPU time, FAMOUS executes more than twice as fast. Our version of the algorithm returns bit-wise identical results, which demonstrates the robustness of our approach. We estimate that this project required around two and a half man-years of work.

MoCHA : arquitetura dedicada para a compensação de movimento em decodificadores de vídeo de alta definição, seguindo o padrão H.264

O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.

Design and implementation of a novel multi-constellation FPGA-based dual frequency GNSS receiver for space applications

The PhD activity described in the document is part of the Microsatellite and Microsystem Laboratory of the II Faculty of Engineering, University of Bologna. The main objective is the design and development of a GNSS receiver for the orbit determination of microsatellites in low earth orbit. The development starts from the electronic design and goes up to the implementation of the navigation algorithms, covering all the aspects that are involved in this type of applications. The use of GPS receivers for orbit determination is a consolidated application used in many space missions, but the development of the new GNSS system within few years, such as the European Galileo, the Chinese COMPASS and the Russian modernized GLONASS, proposes new challenges and offers new opportunities to increase the orbit determination performances. The evaluation of improvements coming from the new systems together with the implementation of a receiver that is compatible with at least one of the new systems, are the main activities of the PhD. The activities can be divided in three section: receiver requirements definition and prototype implementation, design and analysis of the GNSS signal tracking algorithms, and design and analysis of the navigation algorithms. The receiver prototype is based on a Virtex FPGA by Xilinx, and includes a PowerPC processor. The architecture follows the software defined radio paradigm, so most of signal processing is performed in software while only what is strictly necessary is done in hardware. The tracking algorithms are implemented as a combination of Phase Locked Loop and Frequency Locked Loop for the carrier, and Delay Locked Loop with variable bandwidth for the code. The navigation algorithm is based on the extended Kalman filter and includes an accurate LEO orbit model.

Real-time control of an Electrodynamic Shaker

Questa tesi è essenzialmente focalizzata sullo sviluppo di un sistema di controllo in tempo reale per uno Shaker Elettrodinamico usato per riprodurre profili di vibrazione ambientale registrati in contesti reali e di interesse per il recupero di energia. Grazie all'utilizzo di uno shaker elettrodinamico è quindi possibile riprodurre scenari di vibrazione reale in laboratorio e valutare più agevolmente le prestazioni dei trasduttori meccanici. Tuttavia, è richiesto un controllo dello Shaker non solo in termini di stabilità ma anche per garantire l'esatta riproduzione del segnale registrato nel contesto reale. In questa tesi, si è scelto di sviluppare un controllo adattivo nel dominio del tempo per garantire la corretta riproduzione del profilo di accelerazione desiderato. L'algoritmo è stato poi implementato sul sistema di prototipazione rapida dSPACE DS1104 basata su microprocessore PowerPC. La natura adattiva dell'algoritmo proposto permette di identificare cambiamenti nella risposta dinamica del sistema, e di regolare di conseguenza i parametri del controllore. Il controllo del sistema è stato ottenuto anteponendo al sistema un filtro adattivo la cui funzione di trasferimento viene continuamente adattata per rappresentare al meglio la funzione di trasferimento inversa del sistema da controllare. Esperimenti in laboratorio confermano l'efficacia del controllo nella riproduzione di segnali reali e in tipici test di sweep frequenziale.

Integration of embedded data processing algorithms inside PAMELA devices

PAMELA (Phased Array Monitoring for Enhanced Life Assessment) SHMTM System is an integrated embedded ultrasonic guided waves based system consisting of several electronic devices and one system manager controller. The data collected by all PAMELA devices in the system must be transmitted to the controller, who will be responsible for carrying out the advanced signal processing to obtain SHM maps. PAMELA devices consist of hardware based on a Virtex 5 FPGA with a PowerPC 440 running an embedded Linux distribution. Therefore, PAMELA devices, in addition to the capability of performing tests and transmitting the collected data to the controller, have the capability of perform local data processing or pre-processing (reduction, normalization, pattern recognition, feature extraction, etc.). Local data processing decreases the data traffic over the network and allows CPU load of the external computer to be reduced. Even it is possible that PAMELA devices are running autonomously performing scheduled tests, and only communicates with the controller in case of detection of structural damages or when programmed. Each PAMELA device integrates a software management application (SMA) that allows to the developer downloading his own algorithm code and adding the new data processing algorithm to the device. The development of the SMA is done in a virtual machine with an Ubuntu Linux distribution including all necessary software tools to perform the entire cycle of development. Eclipse IDE (Integrated Development Environment) is used to develop the SMA project and to write the code of each data processing algorithm. This paper presents the developed software architecture and describes the necessary steps to add new data processing algorithms to SMA in order to increase the processing capabilities of PAMELA devices.An example of basic damage index estimation using delay and sum algorithm is provided.

The Craftsman : an illustrated monthly magazine in the interest of better art, better work, and a better and more reasonable way of living.

Subtitle varies.

Monte Carlo Study of Particle Transport Problem in Air Pollution

2002 Mathematics Subject Classification: 65C05.

Internet Protocol Television (IPTV) controller realization with Very Large Scale Integration (VLSI) modules

Internet Protocol Television (IPTV) is a system where a digital television service is delivered by using Internet Protocol over a network infrastructure. There is considerable confusion and concern about the IPTV, since two different technologies have to be mended together to provide the end customers with some thing better than the conventional television. In this research, functional architecture of the IPTV system was investigated. Very Large Scale Integration based system for streaming server controller were designed and different ways of hosting a web server which can be used to send the control signals to the streaming server controller were studied. The web server accepts inputs from the keyboard and FPGA board switches and depending on the preset configuration the server will open a selected web page and also sends the control signals to the streaming server controller. It was observed that the applications run faster on PowerPC since it is embedded into the FPGA. Commercial market and Global deployment of IPTV were discussed.