Scheda di controllo JTAG per l'elettronica di readout del pixel detector dell'esperimento ATLAS

Il sistema di acquisizione dati del nuovo layer IBL di ATLAS conta attualmente 15 schede ROD attive sull’esperimento. In ognuna di queste schede sono presenti due catene JTAG per la programmazione e il test. La prima catena è facilmente accessibile da remoto tramite uno standard VME o Ethernet, mentre la seconda è accessibile solo tramite un programmatore JTAG. Accedere alla catena secondaria di tutte 15 le ROD è in primo luogo sconveniente poiché sarebbero necessari 15 programmatori diversi; in secondo luogo potrebbe risultare difficoltoso doverli gestire tutti da un unico computer. Nasce così l’esigenza di sviluppare un’elettronica aggiuntiva con funzione di controllo che riesca, tramite un unico programmatore, a distribuire un segnale JTAG in ingresso a 15 uscite selezionabili in maniera esclusiva. In questa tesi vengono illustrati i vari passaggi che hanno portato alla realizzazione del progetto ponendo attenzione alla scelta, al funzionamento e all’eventuale programmazione dei componenti elettronici che lo costituiscono. Per ogni parte è stato realizzato un ambiente hardware di prototipazione che ne ha garantito il test delle funzionalità. La scheda, basata su un microcontrollore ATmega 328-P, è attualmente in fase di completamento nel laboratorio di progettazione elettronica dell’INFN di Bologna. Il prototipo studiato e realizzato tramite il lavoro di questa tesi verrà anche utilizzato in ambiente CERN una volta che ne sarà convalidata l’affidabilità e potrà anche essere facilmente adattato a tutti gli esperimenti che usano un protocollo JTAG per la programmazione di dispositivi remoti.

Acesso remoto via infra-estrutura de teste IEEE1149.1 a dispositivos lógicos programáveis

Actualmente verifica-se que a complexidade dos sistemas informáticos tem vindo a aumentar, fazendo parte das nossas ferramentas diárias de trabalho a utilização de sistemas informáticos e a utilização de serviços online. Neste âmbito, a internet obtém um papel de destaque junto das universidades, ao permitir que alunos e professores possam interagir mais facilmente. A internet e a educação baseada na Web vêm oferecer acesso remoto a qualquer informação independentemente da localização ou da hora. Como consequência, qualquer pessoa com uma ligação à internet, ao poder adquirir informações sobre um determinado tema junto dos maiores peritos, obtém vantagens significativas. Os laboratórios remotos são uma solução muito valorizada no que toca a interligar tecnologia e recursos humanos em ambientes que podem estar afastados no tempo ou no espaço. A criação deste tipo de laboratórios e a sua utilidade real só é possível porque as tecnologias de comunicação emergentes têm contribuído de uma forma muito relevante para melhorar a sua disponibilização à distância. A necessidade de criação de laboratórios remotos torna-se imprescindível para pesquisas relacionadas com engenharia que envolvam a utilização de recursos escassos ou de grandes dimensões. Apoiado neste conceito, desenvolveu-se um laboratório remoto para os alunos de engenharia que precisam de testar circuitos digitais numa carta de desenvolvimento de hardware configurável, permitindo a utilização deste recurso de uma forma mais eficiente. O trabalho consistiu na criação de um laboratório remoto de baixo custo, com base em linguagens de programação open source, sendo utilizado como unidade de processamento um router da ASUS com o firmware OpenWrt. Este firmware é uma distribuição Linux para sistemas embutidos. Este laboratório remoto permite o teste dos circuitos digitais numa carta de desenvolvimento de hardware configurável em tempo real, utilizando a interface JTAG. O laboratório desenvolvido tem a particularidade de ter como unidade de processamento um router. A utilização do router como servidor é uma solução muito pouco usual na implementação de laboratórios remotos. Este router, quando comparado com um computador normal, apresenta uma capacidade de processamento e memória muito inferior, embora os testes efectuados provassem que apresenta um desempenho muito adequado às expectativas.

Desenvolvimento de um Controlador de Boundary Scan (Ieee 1149.1)

Mestrado em Engenharia Electrotécnica e de Computadores - Área de Especialização em Automação e Sistemas

Desenvolvimento e Controlo de um Veículo Autónomo Aéreo Quadrotor

A crescente necessidade de meios de inspecção e recolha de informação de infraestruturas e do meio ambiente natural, origina o recurso a meios tecnológicos cada vez mais evoluídos. Neste contexto, os robôs móveis autónomos aéreos surgem como uma ferramenta importante. Em particular, os veículos aéreos de asa móvel, pela sua manobrabilidade e controlo podem-se utilizar eficazmente em meios complexos como cenários interiores onde o ambiente é parcialmente controlado. A sua utilização em coordenação com outros veículos robóticos móveis e em particular com a crescente autonomia de decisão, permitem uma eficiência elevada, por exemplo, em tarefas de recolha automática de informação, vigilância, apoio a comunicações, etc. A inexistência de um veículo autónomo de asa móvel no cenário multi-robótico desenvolvido pelo Laboratório de Sistemas Autónomos do Instituto Superior de Engenharia do Porto, aliada às suas aplicações referidas, criou a necessidade do desenvolvimento de um veículo desta gama. Identificou-se, pois, o desenvolvimento de um veículo autónomo aéreo do tipo quadrotor com capacidade de vôo base estabilizado como o problema a resolver. Foi efectuado um levantamento de requisitos do sistema, a caracterização de um veículo autónomo aéreo Vertical Take-off and Landing - VTOL, e efectuado um trabalho de pesquisa a fim de possibilitar o conhecimento das técnicas e tecnologias envolvidas. Tendo em vista o objectivo de controlo e estabilização do veículo, foi efectuada a modelização do sistema que serviu não só para a melhor compreensão da sua dinâmica mas também para o desenvolvimento de um simulador que possibilitou a validação de estratégias de controlo e avaliação de comportamentos do veículo para diferentes cenários. A inexistência de controladores de motores brushless adequada (frequência de controlo), originou o desenvolvimento de um controlador dedicado para motores brushless, motores esses utilizados para a propulsão do veículo. Este controlador permite uma taxa de controlo a uma frequência de 20KHz, possui múltiplas interfaces de comunicação (CAN, RS232, Ethernet, SPI e JTAG), é de reduzido peso e dimensões e modular, visto ter sido implementado em dois módulos, i.e., permite a sua utilização com diferentes interfaces de potência. Projectou-se um veículo autónomo aéreo em termos físicos com a definição da sua arquitectura de hardware e software bem como o sistema de controlo de vôo. O sistema de estabilização de vôo compreende o processamento de informação fornecida por um sistema de navegação inercial, um sonar e o envio de referências de velocidade para cada um dos nós de controlo ligados a um barramento CAN instalado no veículo. A implementação do veículo foi alcançada nas suas vertentes mecânica, de hardware e software. O UAV foi equipado com um sistema computacional dotando-o de capacidades para o desempenho de tarefas previamente analisadas. No presente trabalho, são também tiradas algumas conclusões sobre o desenvolvimento do sistema e sua implementação bem como perspectivada a sua evolução futura no contexto de missões coordenadas de múltiplos veículos robóticos.

Sarjakytkentäisen taajuusmuuttajan ohjauksen toteutus FPGA-piireillä

Tässä diplomityössä tutustutaan sarjakytkentäisen taajuusmuuttajan rakenteeseen ja ohjaukseen. Työssä tarkastellaan myös hajautetun järjestelmän testaamista ja ohjelmointia. Työssä toteutettiin sarjakytkentäisen taajuusmuuttajan modulaattori hajautetusti FPGA-piireille. Lisäksi diplomityössä kehitettiin ja toteutettiin optinen JTAG-rajapinta hajautetun järjestelmän testaukseen ja ohjelmointiin. Laboratoriokoelaitteisto koostui yhdeksästä taajuusmuuttajan ohjauskortista, LUT Master -ohjausyksiköstä ja dSPACE-ohjausjärjestelmästä. Laboratoriomittaukset tehtiin Lappeenrannan teknillisen yliopiston Säätötekniikan laboratoriossa.

Fault management techniques for systems with SRAM-based FPGAs

Las Field-Programmable Gate Arrays (FPGAs) SRAM se construyen sobre una memoria de configuración de tecnología RAM Estática (SRAM). Presentan múltiples características que las hacen muy interesantes para diseñar sistemas empotrados complejos. En primer lugar presentan un coste no-recurrente de ingeniería (NRE) bajo, ya que los elementos lógicos y de enrutado están pre-implementados (el diseño de usuario define su conexionado). También, a diferencia de otras tecnologías de FPGA, pueden ser reconfiguradas (incluso en campo) un número ilimitado de veces. Es más, las FPGAs SRAM de Xilinx soportan Reconfiguración Parcial Dinámica (DPR), la cual permite reconfigurar la FPGA sin interrumpir la aplicación. Finalmente, presentan una alta densidad de lógica, una alta capacidad de procesamiento y un rico juego de macro-bloques. Sin embargo, un inconveniente de esta tecnología es su susceptibilidad a la radiación ionizante, la cual aumenta con el grado de integración (geometrías más pequeñas, menores tensiones y mayores frecuencias). Esta es una precupación de primer nivel para aplicaciones en entornos altamente radiativos y con requisitos de alta confiabilidad. Este fenómeno conlleva una degradación a largo plazo y también puede inducir fallos instantáneos, los cuales pueden ser reversibles o producir daños irreversibles. En las FPGAs SRAM, los fallos inducidos por radiación pueden aparecer en en dos capas de arquitectura diferentes, que están físicamente superpuestas en el dado de silicio. La Capa de Aplicación (o A-Layer) contiene el hardware definido por el usuario, y la Capa de Configuración contiene la memoria de configuración y la circuitería de soporte. Los fallos en cualquiera de estas capas pueden hacer fracasar el sistema, lo cual puede ser ás o menos tolerable dependiendo de los requisitos de confiabilidad del sistema. En el caso general, estos fallos deben gestionados de alguna manera. Esta tesis trata sobre la gestión de fallos en FPGAs SRAM a nivel de sistema, en el contexto de sistemas empotrados autónomos y confiables operando en un entorno radiativo. La tesis se centra principalmente en aplicaciones espaciales, pero los mismos principios pueden aplicarse a aplicaciones terrenas. Las principales diferencias entre ambas son el nivel de radiación y la posibilidad de mantenimiento. Las diferentes técnicas para la gestión de fallos en A-Layer y C-Layer son clasificados, y sus implicaciones en la confiabilidad del sistema son analizados. Se proponen varias arquitecturas tanto para Gestores de Fallos de una capa como de doble-capa. Para estos últimos se propone una arquitectura novedosa, flexible y versátil. Gestiona las dos capas concurrentemente de manera coordinada, y permite equilibrar el nivel de redundancia y la confiabilidad. Con el objeto de validar técnicas de gestión de fallos dinámicas, se desarrollan dos diferentes soluciones. La primera es un entorno de simulación para Gestores de Fallos de C-Layer, basado en SystemC como lenguaje de modelado y como simulador basado en eventos. Este entorno y su metodología asociada permite explorar el espacio de diseño del Gestor de Fallos, desacoplando su diseño del desarrollo de la FPGA objetivo. El entorno incluye modelos tanto para la C-Layer de la FPGA como para el Gestor de Fallos, los cuales pueden interactuar a diferentes niveles de abstracción (a nivel de configuration frames y a nivel físico JTAG o SelectMAP). El entorno es configurable, escalable y versátil, e incluye capacidades de inyección de fallos. Los resultados de simulación para algunos escenarios son presentados y comentados. La segunda es una plataforma de validación para Gestores de Fallos de FPGAs Xilinx Virtex. La plataforma hardware aloja tres Módulos de FPGA Xilinx Virtex-4 FX12 y dos Módulos de Unidad de Microcontrolador (MCUs) de 32-bits de propósito general. Los Módulos MCU permiten prototipar Gestores de Fallos de C-Layer y A-Layer basados en software. Cada Módulo FPGA implementa un enlace de A-Layer Ethernet (a través de un switch Ethernet) con uno de los Módulos MCU, y un enlace de C-Layer JTAG con el otro. Además, ambos Módulos MCU intercambian comandos y datos a través de un enlace interno tipo UART. Al igual que para el entorno de simulación, se incluyen capacidades de inyección de fallos. Los resultados de pruebas para algunos escenarios son también presentados y comentados. En resumen, esta tesis cubre el proceso completo desde la descripción de los fallos FPGAs SRAM inducidos por radiación, pasando por la identificación y clasificación de técnicas de gestión de fallos, y por la propuesta de arquitecturas de Gestores de Fallos, para finalmente validarlas por simulación y pruebas. El trabajo futuro está relacionado sobre todo con la implementación de Gestores de Fallos de Sistema endurecidos para radiación. ABSTRACT SRAM-based Field-Programmable Gate Arrays (FPGAs) are built on Static RAM (SRAM) technology configuration memory. They present a number of features that make them very convenient for building complex embedded systems. First of all, they benefit from low Non-Recurrent Engineering (NRE) costs, as the logic and routing elements are pre-implemented (user design defines their connection). Also, as opposed to other FPGA technologies, they can be reconfigured (even in the field) an unlimited number of times. Moreover, Xilinx SRAM-based FPGAs feature Dynamic Partial Reconfiguration (DPR), which allows to partially reconfigure the FPGA without disrupting de application. Finally, they feature a high logic density, high processing capability and a rich set of hard macros. However, one limitation of this technology is its susceptibility to ionizing radiation, which increases with technology scaling (smaller geometries, lower voltages and higher frequencies). This is a first order concern for applications in harsh radiation environments and requiring high dependability. Ionizing radiation leads to long term degradation as well as instantaneous faults, which can in turn be reversible or produce irreversible damage. In SRAM-based FPGAs, radiation-induced faults can appear at two architectural layers, which are physically overlaid on the silicon die. The Application Layer (or A-Layer) contains the user-defined hardware, and the Configuration Layer (or C-Layer) contains the (volatile) configuration memory and its support circuitry. Faults at either layers can imply a system failure, which may be more ore less tolerated depending on the dependability requirements. In the general case, such faults must be managed in some way. This thesis is about managing SRAM-based FPGA faults at system level, in the context of autonomous and dependable embedded systems operating in a radiative environment. The focus is mainly on space applications, but the same principles can be applied to ground applications. The main differences between them are the radiation level and the possibility for maintenance. The different techniques for A-Layer and C-Layer fault management are classified and their implications in system dependability are assessed. Several architectures are proposed, both for single-layer and dual-layer Fault Managers. For the latter, a novel, flexible and versatile architecture is proposed. It manages both layers concurrently in a coordinated way, and allows balancing redundancy level and dependability. For the purpose of validating dynamic fault management techniques, two different solutions are developed. The first one is a simulation framework for C-Layer Fault Managers, based on SystemC as modeling language and event-driven simulator. This framework and its associated methodology allows exploring the Fault Manager design space, decoupling its design from the target FPGA development. The framework includes models for both the FPGA C-Layer and for the Fault Manager, which can interact at different abstraction levels (at configuration frame level and at JTAG or SelectMAP physical level). The framework is configurable, scalable and versatile, and includes fault injection capabilities. Simulation results for some scenarios are presented and discussed. The second one is a validation platform for Xilinx Virtex FPGA Fault Managers. The platform hosts three Xilinx Virtex-4 FX12 FPGA Modules and two general-purpose 32-bit Microcontroller Unit (MCU) Modules. The MCU Modules allow prototyping software-based CLayer and A-Layer Fault Managers. Each FPGA Module implements one A-Layer Ethernet link (through an Ethernet switch) with one of the MCU Modules, and one C-Layer JTAG link with the other. In addition, both MCU Modules exchange commands and data over an internal UART link. Similarly to the simulation framework, fault injection capabilities are implemented. Test results for some scenarios are also presented and discussed. In summary, this thesis covers the whole process from describing the problem of radiationinduced faults in SRAM-based FPGAs, then identifying and classifying fault management techniques, then proposing Fault Manager architectures and finally validating them by simulation and test. The proposed future work is mainly related to the implementation of radiation-hardened System Fault Managers.