Análise praxeológica de conexões entre aritmética e álgebra no contexto do desenvolvimento profissional do professor de matemática

Este trabalho é uma pesquisa narrativa autobiográfica, que expõe a análise das minhas praxeologias, no contexto do meu desenvolvimento profissional, como professor de matemática. O foco da análise recai sobre os diversos conflitos praxeológicos que vivi durante a elaboração e aplicação em sala de aula de uma proposta didática para ensinar operações polinomiais na sétima série (oitavo ano) do ensino fundamental. Com esta pesquisa pretendi responder a seguinte questão: Quais conexões entre aritmética e álgebra determinaram as minhas praxeologias durante a ampliação didática que desenvolvi, para ensinar adição, subtração, multiplicação e divisão de polinômios, na sétima série (oitavo ano) do ensino fundamental? Para analisar as minhas próprias praxeologias a partir da proposta didática que elaborei, assumi a Teoria Antropológica do Didático (TAD) de Yves Chevallard como referencial teórico principal. A análise que fiz das minhas próprias praxeologias envolveu sistema de numeração decimal, operações aritméticas fundamentais, operações polinomiais, tipos de tarefas e técnicas, universo cognitivo e equipamento praxeológico. Os resultados apontam que as minhas relações pessoais com tipos de objetos ostensivos e não ostensivos e tipos de tarefas e técnicas presentes ou não na proposta didática que elaborei, revelam quais praxeologias passadas e presentes compunham os diversos momentos do meu desenvolvimento profissional como professor de matemática. Assim, antes da graduação vivi as praxeologias de professor leigo, durante e após a especialização o meu universo cognitivo passou por conflitos praxeológicos, revelando que as sujeições institucionais conformavam as minhas praxeologias para ensinar as operações polinomiais.

A cross-cultural study on the effect of decimal separator on price perception

A Work Project, presented as part of the requirements for the Award of a Masters Degree in Management from the NOVA – School of Business and Economics

Factores involucrados en el proceso de toma de decisiones en bibliotecas de tamaño medio y pequeño. Resultados del proyecto DECIMAL.

Se presentan los resultados de la investigación realizada en el marco del proyecto europeo DECIMAL, que tiene como objetivo el desarrollo de un módulo integrado de soporte de la toma de decisiones para sistemas automatizados usados en bibliotecas pequeñas y medianas. La investigación cuantitativa y cualitativa llevada a cabo en el Reino Unido, Italia y España se ha basado en una combinación de diversos métodos: revisión de la literatura, entrevistas semiestructuradas, cuestionarios y grupos de discusión en ocasión de los dos seminarios de presentación realizados. Se distinguen dos líneas básicas de investigación: la primera en torno a la utilización real de indicadores y medidas para la gestión y evaluación de la actividad del centro, así como su interés potencial en el caso que no se hayan aplicado por el momento, y la segunda en torno al tipo de decisiones más habituales en los centros y los factores que inciden en este proceso (fuentes de información utilizadas, cultura institucional, formación, nivel de satisfacción). El artículo está centrado en los resultados obtenidos en las bibliotecas españolas, aunque se mencionan también los resultados globales a modo de comparación. Las conclusiones del estudio han dado como resultado la especificación de las necesidades de los usuarios, sobre cuya base se ha diseñado el módulo de soporte a la toma de decisiones. El proyecto ha concluido con una fase de evaluación del prototipo que ha implicado el desarrollo de cuatro versiones sucesivas del módulo con la finalidad de resolver los problemas presentados durante el proceso de evaluación.

Factores involucrados en el proceso de toma de decisiones en bibliotecas de tamaño medio y pequeño. Resultados del proyecto DECIMAL.

Se presentan los resultados de la investigación realizada en el marco del proyecto europeo DECIMAL, que tiene como objetivo el desarrollo de un módulo integrado de soporte de la toma de decisiones para sistemas automatizados usados en bibliotecas pequeñas y medianas. La investigación cuantitativa y cualitativa llevada a cabo en el Reino Unido, Italia y España se ha basado en una combinación de diversos métodos: revisión de la literatura, entrevistas semiestructuradas, cuestionarios y grupos de discusión en ocasión de los dos seminarios de presentación realizados. Se distinguen dos líneas básicas de investigación: la primera en torno a la utilización real de indicadores y medidas para la gestión y evaluación de la actividad del centro, así como su interés potencial en el caso que no se hayan aplicado por el momento, y la segunda en torno al tipo de decisiones más habituales en los centros y los factores que inciden en este proceso (fuentes de información utilizadas, cultura institucional, formación, nivel de satisfacción). El artículo está centrado en los resultados obtenidos en las bibliotecas españolas, aunque se mencionan también los resultados globales a modo de comparación. Las conclusiones del estudio han dado como resultado la especificación de las necesidades de los usuarios, sobre cuya base se ha diseñado el módulo de soporte a la toma de decisiones. El proyecto ha concluido con una fase de evaluación del prototipo que ha implicado el desarrollo de cuatro versiones sucesivas del módulo con la finalidad de resolver los problemas presentados durante el proceso de evaluación.

Cartilla del Sistema métrico-decimal

UANL

Lecciones de sistema métrico decimal

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La clasificación decimal de Melvil Dewey para bibliotecas

UANL

Sistema métrico decimal

UANL

Design and synthesis of efficient mac architectures for high speed decimal processor

Most of the commercial and financial data are stored in decimal fonn. Recently, support for decimal arithmetic has received increased attention due to the growing importance in financial analysis, banking, tax calculation, currency conversion, insurance, telephone billing and accounting. Performing decimal arithmetic with systems that do not support decimal computations may give a result with representation error, conversion error, and/or rounding error. In this world of precision, such errors are no more tolerable. The errors can be eliminated and better accuracy can be achieved if decimal computations are done using Decimal Floating Point (DFP) units. But the floating-point arithmetic units in today's general-purpose microprocessors are based on the binary number system, and the decimal computations are done using binary arithmetic. Only few common decimal numbers can be exactly represented in Binary Floating Point (BF P). ln many; cases, the law requires that results generated from financial calculations performed on a computer should exactly match with manual calculations. Currently many applications involving fractional decimal data perform decimal computations either in software or with a combination of software and hardware. The performance can be dramatically improved by complete hardware DFP units and this leads to the design of processors that include DF P hardware.VLSI implementations using same modular building blocks can decrease system design and manufacturing cost. A multiplexer realization is a natural choice from the viewpoint of cost and speed.This thesis focuses on the design and synthesis of efficient decimal MAC (Multiply ACeumulate) architecture for high speed decimal processors based on IEEE Standard for Floating-point Arithmetic (IEEE 754-2008). The research goal is to design and synthesize deeimal'MAC architectures to achieve higher performance.Efficient design methods and architectures are developed for a high performance DFP MAC unit as part of this research.

Decimal Multiplication using compact BCD Multiplier

Decimal multiplication is an integral part offinancial, commercial, and internet-based computations. The basic building block of a decimal multiplier is a single digit multiplier. It accepts two Binary Coded Decimal (BCD) inputs and gives a product in the range [0, 81] represented by two BCD digits. A novel design for single digit decimal multiplication that reduces the critical path delay and area is proposed in this research. Out of the possible 256 combinations for the 8-bit input, only hundred combinations are valid BCD inputs. In the hundred valid combinations only four combinations require 4 x 4 multiplication, combinations need x multiplication, and the remaining combinations use either x or x 3 multiplication. The proposed design makes use of this property. This design leads to more regular VLSI implementation, and does not require special registers for storing easy multiples. This is a fully parallel multiplier utilizing only combinational logic, and is extended to a Hex/Decimal multiplier that gives either a decimal output or a binary output. The accumulation ofpartial products generated using single digit multipliers is done by an array of multi-operand BCD adders for an (n-digit x n-digit) multiplication.

A new look at reversible logic implementation of decimal adder

Reversibility plays a fundamental role when logic gates such as AND, OR, and XOR are not reversible. computations with minimal energy dissipation are considered. Hence, these gates dissipate heat and may reduce the life of In recent years, reversible logic has emerged as one of the most the circuit. So, reversible logic is in demand in power aware important approaches for power optimization with its circuits. application in low power CMOS, quantum computing and A reversible conventional BCD adder was proposed in using conventional reversible gates.

Performance analysis of double digit decimal multiplier on various FPGA logic families

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. This paper presents a novel double digit decimal multiplication (DDDM) technique that performs 2 digit multiplications simultaneously in one clock cycle. This design offers low latency and high throughput. When multiplying two n-digit operands to produce a 2n-digit product, the design has a latency of (n / 2) 1 cycles. The paper presents area and delay comparisons for 7-digit, 16-digit, 34-digit double digit decimal multipliers on different families of Xilinx, Altera, Actel and Quick Logic FPGAs. The multipliers presented can be extended to support decimal floating-point multiplication for IEEE P754 standard

High performance, low latency double digit decimal multiplier on ASIC and FPGA

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. This paper presents a novel double digit decimal multiplication (DDDM) technique that offers low latency and high throughput. This design performs two digit multiplications simultaneously in one clock cycle. Double digit fixed point decimal multipliers for 7digit, 16 digit and 34 digit are simulated using Leonardo Spectrum from Mentor Graphics Corporation using ASIC Library. The paper also presents area and delay comparisons for these fixed point multipliers on Xilinx, Altera, Actel and Quick logic FPGAs. This multiplier design can be extended to support decimal floating point multiplication for IEEE 754- 2008 standard.

Fixed Point Decimal Multiplication Using RPS Algorithm

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. A novel design for single digit decimal multiplication that reduces the critical path delay and area for an iterative multiplier is proposed in this research. The partial products are generated using single digit multipliers, and are accumulated based on a novel RPS algorithm. This design uses n single digit multipliers for an n × n multiplication. The latency for the multiplication of two n-digit Binary Coded Decimal (BCD) operands is (n + 1) cycles and a new multiplication can begin every n cycle. The accumulation of final partial products and the first iteration of partial product generation for next set of inputs are done simultaneously. This iterative decimal multiplier offers low latency and high throughput, and can be extended for decimal floating-point multiplication.