Criptorquidia e exposição in utero ao di(n-butil)-ftalato e à acrilamida: avaliação morfológica do dano testicular

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)

Triggers per attività di test su fascio di particelle. Realizzazione di un progetto in VHDL e sintetizzazione su FPGA

Progettazione e realizzazione di un dispositivo elettronico con lo scopo di coordinare e sincronizzare la presa dati del beam test del LUCID (CERN, luglio 2009) e tener traccia di tali eventi. Il circuito è stato progettato in linguaggio VHDL, simulato con il programma ModelSim, sintetizzato con il programma Quartus e implementato su un FPGA Cyclone residente su scheda di tipo VME 6U della CAEN. Infine la scheda è stata testata in laboratorio (verificandone il corretto funzionamento) assieme all'intero sistema di presa dati, e confermata per il beam test del LUCID.

Asta medio inferiore del fiume Po: modello matematico per la valutazione delle condizioni di pericolosità idraulica delle aree di pianura

La presente dissertazione illustra lo studio, svolto in ambito di Tesi di Laurea Specialistica, della difesa delle aree di pianura prospicienti il tratto medio inferiore del Fiume Po dalle cosiddette piene al limite della prevedibilità, ovvero quelle aventi intensità al di sopra della quale le procedure di stima statistica perdono di significato a causa della mancanza di eventi osservati confrontabili (Majone, Tomirotti, 2006). In questo contesto si è definito come evento di piena al limite della prevedibiltà un evento con tempo di ritorno pari a cinquecento anni. Lo studio ha necessariamente preso in considerazione e riprodotto attraverso una schematizzazione concettuale le esondazioni all'esterno delle arginature maestre che si verificherebbero in conseguenza ad un evento estremo, quale quello preso in esame, nei comparti idraulici prospicienti l'asta fluviale. Detti comparti sono costituiti dalle zone di pianura latistanti l’asta fluviale, classificate dall'Autorità di Bacino come Fascia C e suddivise in base alla presenza degli affluenti principali del fiume Po e delle principali infrastrutture viarie e ferroviarie situate in tale fascia. Il presente studio persegue l’obiettivo di analizzare alcune politiche di intervento per la mitigazione del rischio alluvionale alternative al sovralzo e ringrosso arginale e ricade all'interno delle linee strategiche individuate dall' AdB-Po per la mitigazione del rischio residuale, ossia quello che permane anche in presenza di opere di difesa progettate e verificate con riferimento ad un ben preciso tempo di ritorno (nel caso in esame Trit = 200 anni). Questa linea di intervento si traduce praticamente individuando sul territorio aree meno "sensibili", in virtù del minor valore o dell'inferiore vulnerabilità dei beni in esse presenti, e dunque adatte ad accogliere i volumi di piena esondabili in occasione di quegli eventi di piena incompatibili con i presidi idraulici preesistenti, le sopra richiamate piene al limite della prevedibilità. L'esondazione controllata dei volumi di piena in tali aree avrebbe infatti il fine di tutelare le aree di maggior pregio, interessate da centri abitati, infrastrutture e beni di vario tipo; tale controllo è da considerarsi auspicabile in quanto sedici milioni di persone abitano la zona del bacino del Po e qui sono concentrati il 55% del patrimonio zootecnico italiano, il 35% della produzione agricola e il 37% delle industrie le quali però sostengono il 46% dei posti di lavoro (fonte AdB-Po). Per questi motivi il Po e il suo bacino sono da considerare come zone nevralgiche per l’intera economia italiana e una delle aree europee con la più alta concentrazione di popolazione, industrie e attività commerciali. Dal punto di vista economico, l’area è strategica per il Paese garantendo un PIL che copre il 40% di quello nazionale, grazie alla presenza di grandi industrie e di una quota rilevante di piccole e medie imprese, nonché d’attività agricole e zootecniche diffuse. Il punto di partenza è stato il modello numerico quasi-bidimensionale precedentemente sviluppato dal DISTART nel 2008 con il software HEC-RAS, la cui schematizzazione geometrica copriva unicamente l'alveo del Fiume (Fasce A e B secondo la denominazione adottata dall'AdB-Po) e le cui condizioni iniziali e al contorno rispecchiavano un evento con tempo di ritorno pari a duecento anni. Si è proceduto dunque alla definizione di nuove sollecitazioni di progetto, volte a riprodurre nelle sezioni strumentate del Po gli idrogrammi sintetici con tempo di ritorno di cinquecento anni messi a punto dal D.I.I.A.R. (Dipartimento di Ingegneria Idraulica, Ambientale e del Rilevamento, DIIAR, 2001) del Politecnico di Milano. Il modello stesso è stato poi aggiornato e considerevolmente modificato. Il risultato consiste in un nuovo modello matematico idraulico di tipo quasi-bidimensionale che, attraverso una schematizzazione concettuale, riproduce il comportamento idraulico in occasione di eventi di piena al limite della prevedibilità per tutte e tre le Fasce Fluviali considerate nel Piano stralcio per l’Assetto Idrogeologico redatto dall'AdB-Po (Fasce A, B C, v. PAI, 1999). I diversi comparti idraulici in cui può essere suddivisa la Fascia C sono stati inseriti nel modello e geometricamente descritti in termini di curve di riempimento, ricavate a partire dal DTM del Bacino del Po attraverso opportune elaborazioni in ambiente GIS (Geographic Information System). Una volta predisposto il modello sono state condotte due tipologie di simulazioni. Una prima serie è stata volta alla definizione in maniera iterativa dei punti critici degli argini maestri, ovvero quelli nei quali si prevedeva avvenisse la tracimazione, e alla modellazione in essi della formazione di brecce, decisive per una corretta riproduzione del fenomeno di esondazione all'esterno delle arginature maestre nell'attuale configurazione; bisogna infatti considerare che le arginature maestre vengono comunemente progettate con il solo fine di contenere le portate di piena in alveo, e che dunque un’eventuale tracimazione induce fenomeni erosivi che solitamente portano all'apertura di una breccia nel manufatto (rotta arginale). Un'ulteriore simulazione ha permesso di valutare l'evoluzione del fenomeno sotto l'ipotesi di un intervento di consolidamento degli argini maestri nei tratti critici (interessati dai sormonti) e quindi di rotta arginale impedita. Il confronto dei risultati ottenuti ha evidenziato i benefici associati ad una laminazione controllata dell'evento di piena all'esterno delle arginature. In questo contesto il termine "controllata" è esclusivamente associato al fenomeno di rotta arginale, come detto inibita per lo scenario ipotetico. I benefici di tale controllo si hanno in termini di volumi, di portate esondate e di tiranti attesi nei comparti idraulici. Lo strumento modellistico predisposto nell’ambito della Tesi di Laurea Specialistica si presta ad essere utilizzato a supporto dell’identificazione su ampia scala delle zone della Fascia C meno “sensibili”, in quanto meno vulnerabili ai fenomeni di allagamento. Questo ulteriore passaggio costituisce il punto di partenza per delineare le strategie ottimali di laminazione controllata in Fascia C degli eventi al limite della prevedibilità al fine della riduzione del rischio idraulico nelle aree di pianura prospicienti il Po, aspetto che verrà affrontato in sviluppi successivi del presente lavoro.

Tecniche di progettazione tollerante alle variazioni per circuiti digitali in tecnologie nanometriche

The digital electronic market development is founded on the continuous reduction of the transistors size, to reduce area, power, cost and increase the computational performance of integrated circuits. This trend, known as technology scaling, is approaching the nanometer size. The lithographic process in the manufacturing stage is increasing its uncertainty with the scaling down of the transistors size, resulting in a larger parameter variation in future technology generations. Furthermore, the exponential relationship between the leakage current and the threshold voltage, is limiting the threshold and supply voltages scaling, increasing the power density and creating local thermal issues, such as hot spots, thermal runaway and thermal cycles. In addiction, the introduction of new materials and the smaller devices dimension are reducing transistors robustness, that combined with high temperature and frequently thermal cycles, are speeding up wear out processes. Those effects are no longer addressable only at the process level. Consequently the deep sub-micron devices will require solutions which will imply several design levels, as system and logic, and new approaches called Design For Manufacturability (DFM) and Design For Reliability. The purpose of the above approaches is to bring in the early design stages the awareness of the device reliability and manufacturability, in order to introduce logic and system able to cope with the yield and reliability loss. The ITRS roadmap suggests the following research steps to integrate the design for manufacturability and reliability in the standard CAD automated design flow: i) The implementation of new analysis algorithms able to predict the system thermal behavior with the impact to the power and speed performances. ii) High level wear out models able to predict the mean time to failure of the system (MTTF). iii) Statistical performance analysis able to predict the impact of the process variation, both random and systematic. The new analysis tools have to be developed beside new logic and system strategies to cope with the future challenges, as for instance: i) Thermal management strategy that increase the reliability and life time of the devices acting to some tunable parameter,such as supply voltage or body bias. ii) Error detection logic able to interact with compensation techniques as Adaptive Supply Voltage ASV, Adaptive Body Bias ABB and error recovering, in order to increase yield and reliability. iii) architectures that are fundamentally resistant to variability, including locally asynchronous designs, redundancy, and error correcting signal encodings (ECC). The literature already features works addressing the prediction of the MTTF, papers focusing on thermal management in the general purpose chip, and publications on statistical performance analysis. In my Phd research activity, I investigated the need for thermal management in future embedded low-power Network On Chip (NoC) devices.I developed a thermal analysis library, that has been integrated in a NoC cycle accurate simulator and in a FPGA based NoC simulator. The results have shown that an accurate layout distribution can avoid the onset of hot-spot in a NoC chip. Furthermore the application of thermal management can reduce temperature and number of thermal cycles, increasing the systemreliability. Therefore the thesis advocates the need to integrate a thermal analysis in the first design stages for embedded NoC design. Later on, I focused my research in the development of statistical process variation analysis tool that is able to address both random and systematic variations. The tool was used to analyze the impact of self-timed asynchronous logic stages in an embedded microprocessor. As results we confirmed the capability of self-timed logic to increase the manufacturability and reliability. Furthermore we used the tool to investigate the suitability of low-swing techniques in the NoC system communication under process variations. In this case We discovered the superior robustness to systematic process variation of low-swing links, which shows a good response to compensation technique as ASV and ABB. Hence low-swing is a good alternative to the standard CMOS communication for power, speed, reliability and manufacturability. In summary my work proves the advantage of integrating a statistical process variation analysis tool in the first stages of the design flow.