FPGA field oriented control of an axial flux motor-in-wheel

This paper presents the design and the prototype implementation of a three-phase power inverter developed to drive a motor-in-wheel. The control system is implemented in a FPGA (Field Programmable Gate Array) device. The paper describes the Field Oriented Control (FOC) algorithm and the Space Vector Modulation (SVM) technique that were implemented. The control platform uses a Spartan-3E FPGA board, programmed with Verilog language. Simulation and experimental results are presented to validate the developed system operation under different load conditions. Finally are presented conclusions based on the experimental results.

Controlador com FPGA para um motor-in-wheel CA de fluxo axial

Dissertação de mestrado integrado em Engenharia Eletrónica Industrial e de Computadores

Multithreading RTOS processor design

Tese de Doutoramento Plano Doutoral em Engenharia Eletrónica e de Computadores.

Diseño de sistemas de comunicaciones de alta velocidad. Design of high-speed communication systems.

El crecimiento exponencial del tráfico de datos es uno de los mayores desafíos que enfrentan actualmente los sistemas de comunicaciones, debiendo los mismos ser capaces de soportar velocidades de procesamiento de datos cada vez mas altas. En particular, el consumo de potencia se ha transformado en uno de los parámetros de diseño más críticos, generando la necesidad de investigar el uso de nuevas arquitecturas y algoritmos para el procesamiento digital de la información. Por otro lado, el análisis y evaluación de nuevas técnicas de procesamiento presenta dificultades dadas las altas velocidades a las que deben operar, resultando frecuentemente ineficiente el uso de la simulación basada en software como método. En este contexto, el uso de electrónica programable ofrece una oportunidad a bajo costo donde no solo se evaluan nuevas técnicas de diseño de alta velocidad sino también se valida su implementación en desarrollos tecnológicos. El presente proyecto tiene como objetivo principal el estudio y desarrollo de nuevas arquitecturas y algoritmos en electrónica programable para el procesamiento de datos a alta velocidad. El método a utilizar será la programación en dispositivos FPGA (Field-Programmable Gate Array) que ofrecen una buena relación costo-beneficio y gran flexibilidad para integrarse con otros dispositivos de comunicaciones. Para la etapas de diseño, simulación y programación se utilizaran herramientas CAD (Computer-Aided Design) orientadas a sistemas electrónicos digitales. El proyecto beneficiara a estudiantes de grado y postgrado de carreras afines a la informática y las telecomunicaciones, contribuyendo al desarrollo de proyectos finales y tesis doctorales. Los resultados del proyecto serán publicados en conferencias y/o revistas nacionales e internacionales y divulgados a través de charlas de difusión y/o encuentros. El proyecto se enmarca dentro de un área de gran importancia para la Provincia de Córdoba, como lo es la informática y las telecomunicaciones, y promete generar conocimiento de gran valor agregado que pueda ser transferido a empresas tecnológicas de la Provincia de Córdoba a través de consultorias o desarrollos de productos.

Optimización de Arquitecturas de Procesamiento Digital de Señales en Lógica Programable para Aplicaciones en Vuelos No Tripulados

En dispositivos electrónicos de última generación destinados a funciones de comunicación o control automático, los algoritmos de procesamiento digital de señales trasladados al hardware han ocupado un lugar fundamental. Es decir el estado de arte en el área de las comunicaciones y control puede resumirse en algoritmos basados en procesamiento digital de señales. Las implementaciones digitales de estos algoritmos han sido estudiadas en áreas de la informática desde hace tiempo. Sin embargo, aunque el incremento en la complejidad de los algoritmos modernos permite alcanzar desempeños atractivos en aplicaciones específicas, a su vez impone restricciones en la velocidad de operación que han motivado el diseño directamente en hardware de arquitecturas para alto rendimiento. En este contexto, los circuitos electrónicos basados en lógica programable, principalmente los basados en FPGA (Field-Programmable Gate Array), permiten obtener medidas de desempeño altamente confiables que proporcionan el acercamiento necesario hacia el diseño electrónico de circuitos para aplicaciones específicas “ASIC-VLSI” (Application Specific Integrated Circuit - Very Large Scale Integration). En este proyecto se analiza el diseño y la implementación de aquitecturas electrónicas para el procesamiento digital de señales, con el objeto de obtener medidas reales sobre el comportamiento del canal inalámbrico y su influencia sobre la estimación y el control de trayectoria en vehículos aéreos no tripulados (UAV, Unmanned Aerial Vehicle). Para esto se propone analizar un dispositivo híbrido basado en microcontroladores y circuitos FPGA y sobre este mismo dispositivo implementar mediante algoritmo un control de trayectoria que permita mantener un punto fijo en el centro del cuadro de una cámara de video a bordo de un UAV, que sea eficiente en términos de velocidad de operación, dimensiones y consumo de energía.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme

Implementation of Multi-Core Processor Based on PLASMA (Most MIPS I) IP Core

Multi-core processors is a design philosophy that has become mainstream in scientific and engineering applications. Increasing performance and gate capacity of recent FPGA devices has permitted complex logic systems to be implemented on a single programmable device. By using VHDL here we present an implementation of one multi-core processor by using the PLASMA IP core based on the (most) MIPS I ISA and give an overview of the processor architecture and share theexecution results.

Diseño del subsistema RF para el receptor SAR biestático en banda-C SABRINA

Este proyecto tiene como objetivo diseñar un nuevo receptor SAR biestático para el sistema SABRINA (SAR Bistatic fixed Receiver for INterferometric Applications) caracterizando el sistema que ya existía. El nuevo dispositivo deberá cumplir con las características y requisitos del escenario teniendo en cuenta la potencia recibida y el ruido de cuantificación de la tarjeta digitalizadora. Con este fin se introducen previamente conocimientos de teoría RADAR y SAR. Además, se deberá compactar al máximo el sistema para conseguir un receptor autocontenido que facilite su traslado. Para tal fin se ha incorporado a la caja del receptor un sintetizador programable que actúa de oscilador local de las cadenas de recepción y una fuente de alimentación que provee la tensión a todos los componentes activos del dispositivo. Por otra parte el proyecto ilustra las diferentes campañas de experimentos que se han realizado durante el periodo de trabajo.

Disseny i desenvolupament de videojocs

Estudi i implementació d’una plataforma de prototipatge de videojocs mitjançant la qual es pot crear un videojoc elemental, descartant aspectes decoratius o accessoris. Aquesta eina pretén millorar l’etapa de disseny d’un videojoc avançant el moment en que aquest es podrà jugar. Això permetrà prendre decisions importants en base a proves i experiències mesurables. S’ha implementat un sistema programable en llenguatge de script que estalvia a l’usuari treballar en els aspectes tecnològics i li permet centrar-se en crear la mecànica del joc que vol ser provat.

Diseño y desarrollo de un equipo de caracterización de ISFET para la medida de analitos iónicos

En este proyecto se desarrolla una unidad de medida para investigar la cuantificación de la concentración de analitos iónicos en análisis clínico mediante sensores ISFET. Para su desarrollo se precisa de un elemento que simule el comportamiento de un ISFET por lo que también se desarrolla un simulador de ISFET. Para realizar la unidad de medida se diseñan unos circuitos SMU que permiten polarizar en tensión y medir la corriente de cada terminal de un ISFET y del electrodo de referencia que actúa de puerta. El simulador se realiza con un MOSFET de la misma geometría que el ISFET y dos generadores de tensión programables. Desarrollados y validados los circuitos correspondientes, obtenemos unos excelentes resultados en el simulador que se revela de gran utilidad para la puesta en marcha de la unidad de medida, la cual ofrece unos resultados bastante buenos, si bien se aprecian ciertas corrientes de fuga que no permiten alcanzar toda la exactitud que se pretendía. Ello es debido a los circuitos impresos que deberán ser mejorados hasta conseguir la exactitud deseada. Sin embargo pueden darse por válidos los circuitos de medida diseñados.

Monitoratge remot d'esdeveniments per al control i supervisió utilitzant "System on chip" i "w-USB"

Aquesta memòria descriu el procés de desenvolupament d'un projecte que consisteix en un conjunt de hardware, “PSoC” (Programmable System on Chip), i un software, C#, mitjançant els quals s'automatitza la gestió de comandes a les taules d'un restaurant. A cada taula trobem un aparell anomenat “WaiterClient”, a través del qual els clients sol·liciten l'atenció d'un cambrer. Aquest hardware té una pantalla on es mostrarà informació i un conjunt de polsadors per demanar. Per una altra banda, trobem un altre aparell, “WaiterServidor”, encarregat de rebre els senyals enviats per wireless des dels “WaiterClients” que hi ha a cada taula. Un cop rebudes, les transmet a un ordinador central per cable sèrie RS-232.

Emulador de un microcontrolador PIC 16F84 basado en una FPGA

L'objectiu d'aquest projecte és investigar la viabilitat de realització d'emuladors de microcontroladors basats en circuïts electrònics de lògica programable mitjançant un avantprojecte que analitzi les tècniques i eines necessàries.

Sistema de control ambiental flexible per a la indústria agroalimentària (SCAFIA)

El present treball està basat en el desenvolupament d¿un sistema que permeti fer una demostració pràctica i útil amb els materials que l¿àrea de sistemes encastats posa a la nostra disposició. De forma resumida es tracta de motes/nodes amb possibilitat de comunicació inhalàmbrica entre ells i un sistema operatiu TinyOS programable amb el llenguatge nesC.

Levofloxacin versus ciprofloxacin, flucloxacillin, or vancomycin for treatment of experimental endocarditis due to methicillin-susceptible or -resistant Staphylococcus aureus.

Levofloxacin is the L isomer of ofloxacin, a racemic mixture in which the L stereochemical form carries the antimicrobial activity. Levofloxacin is more active than former quinolones against gram-positive bacteria, making it potentially useful against such pathogens. In this study, levofloxacin was compared to ciprofloxacin, flucloxacillin, and vancomycin for the treatment of experimental endocarditis due to two methicillin-susceptible Staphylococcus aureus (MSSA) and two methicillin-resistant S. aureus (MRSA) isolates. The four test organisms were susceptible to ciprofloxacin, the levofloxacin MICs for the organisms were low (0.12 to 0.25 mg/liter), and the organisms were killed in vitro by drug concentrations simulating both the peak and trough levels achieved in human serum (5 and 0.5 mg/liter, respectively) during levofloxacin therapy. Rats with aortic endocarditis were treated for 3 days. Antibiotics were injected with a programmable pump to simulate the kinetics of either levofloxacin (350 mg orally once a day), ciprofloxacin (750 mg orally twice a day), flucloxacillin (2 g intravenously four times a day), or vancomycin (1 g intravenously twice a day). Levofloxacin tended to be superior to ciprofloxacin in therapeutic experiments (P = 0.08). More importantly, levofloxacin did not select for resistance in the animals, in contrast to ciprofloxacin. The lower propensity of levofloxacin than ciprofloxacin to select for quinolone resistance was also clearly demonstrated in vitro. Finally, the effectiveness of this simulation of oral levofloxacin therapy was at least equivalent to that of standard treatment for MSSA or MRSA endocarditis with either flucloxacillin or vancomycin. This is noteworthy, because oral antibiotics are not expected to succeed in the treatment of severe staphylococcal infections. These good results obtained with animals suggest that levofloxacin might deserve consideration for further study in the treatment of infections due to ciprofloxacin-susceptible staphylococci in humans.

Implementation of zonal control algorithms in adaptive optical systems with sparse control matrices

Miralls deformables més i més grans, amb cada cop més actuadors estan sent utilitzats actualment en aplicacions d'òptica adaptativa. El control dels miralls amb centenars d'actuadors és un tema de gran interès, ja que les tècniques de control clàssiques basades en la seudoinversa de la matriu de control del sistema es tornen massa lentes quan es tracta de matrius de dimensions tan grans. En aquesta tesi doctoral es proposa un mètode per l'acceleració i la paral.lelitzacó dels algoritmes de control d'aquests miralls, a través de l'aplicació d'una tècnica de control basada en la reducció a zero del components més petits de la matriu de control (sparsification), seguida de l'optimització de l'ordenació dels accionadors de comandament atenent d'acord a la forma de la matriu, i finalment de la seva posterior divisió en petits blocs tridiagonals. Aquests blocs són molt més petits i més fàcils de fer servir en els càlculs, el que permet velocitats de càlcul molt superiors per l'eliminació dels components nuls en la matriu de control. A més, aquest enfocament permet la paral.lelització del càlcul, donant una com0onent de velocitat addicional al sistema. Fins i tot sense paral. lelització, s'ha obtingut un augment de gairebé un 40% de la velocitat de convergència dels miralls amb només 37 actuadors, mitjançant la tècnica proposada. Per validar això, s'ha implementat un muntatge experimental nou complet , que inclou un modulador de fase programable per a la generació de turbulència mitjançant pantalles de fase, i s'ha desenvolupat un model complert del bucle de control per investigar el rendiment de l'algorisme proposat. Els resultats, tant en la simulació com experimentalment, mostren l'equivalència total en els valors de desviació després de la compensació dels diferents tipus d'aberracions per als diferents algoritmes utilitzats, encara que el mètode proposat aquí permet una càrrega computacional molt menor. El procediment s'espera que sigui molt exitós quan s'aplica a miralls molt grans.