Aplicación de herramientas computacionales al diseño secuencial asíncrono

Tesis (Maestro en Ciencias de la Ingeniería Eléctrica con especialidad en Electrónica) U.A.N.L. Facultad de Ingeniería Mecánica y Eléctrica.

Diseño de páginas web educativas para teléfonos móviles.

Resumen tomado del autor

Simulación de sistemas automáticos y electrónicos mediante el ordenador.

Trabajo no publicado

Microbótica y mecatrónica.

El proyecto consiste en la realización por parte de los alumnos de un sistema electrónico autónomo, integrando elementos mecánicos y electrónicos para construir pequeños microbots de investigación. Está destinado al alumnado de segundo curso del Ciclo Formativo de Grado Superior de Desarrollo de Productos Electrónicos, para los módulos de Desarrollo de Proyectos de Productos Electrónicos, Construcción de Prototipos Electrónicos, Mantenimiento de Equipos Electrónicos, y Administración, Gestión y Comercialización en la Pequeña Empresa. Los objetivos son motivar a los alumnos mediante un proyecto en el que se utilizan los conocimientos adquiridos; aplicar la metodología de proyectos; divulgar los proyectos a través de una página web; exponer los conocimientos a través de medios de comunicación; análisis de mercado y exposición oral; desarrollar circuitos específicos para las aplicaciones con microcontroladores; y colaborar con otras familias profesionales. Las actividades son el diseño y construcción de un hexápodo o microbot de seis patas; ejercicios y prácticas sobre el funcionamiento y programación en lenguaje ensamblador del hexápodo; búsqueda de información técnica sobre sensores aplicables al microbot; visita a la convocatoria de microbótica ChampionBot, de la Universidad Politécnica; participación en la III Feria de Madrid por la Ciencia, con la creación de un stand sobre Microbótica; participación en el III Concurso de Micro-Robots de la Universidad de Alcalá ALCABOT 2002; publicación de los materiales en papel y en la página web del centro. Se elaboran materiales por los profesores, que se incluyen como anexos, como los manuales y ejercicios y placas de los microcontroladores; CD-ROM con la página web Microbótica y Mecatrónica; vídeo con algunos de los microbot en movimiento; y varios números de la Revista RESISTOR. También se adjuntan como anexos los informes del Jefe de la familia profesional de Electricidad-Electrónica, y de la Dirección del Instituto; certificados; y materiales elaborados por los alumnos, como varios microbot con su proyecto, y las encuestas..

Diseño de un centro municipal de datos educativos para el municipio de Cartagena.

El presente trabajo pretende ser un pequeño diseño en banco de datos educativos útil para su aplicación directa. El Centro Municipal de Datos Educativos (CMDE) pretende: 1. Conocer la situación real de la población: situación profesional y familiar. Espectativas y necesidades ocultas. 2. Conocer los niveles de equipamiento material: en la asistencia al barrio y en las instituciones educativas. Investigación sociológica, donde se ha tenido en cuenta: el Centro Municipal de Datos Educativos y el municipio. Características del municipio y entorno. Realidad educativa. 1. Encuesta 'ad hoc' para el barrio: necesidades y equipamiento. 2. Encuesta 'ad hoc' para centros de enseñanza: alumnos, datos generales, instalaciones deportivas, comedores, biblioteca, transporte, etc. 3. Fichas de centros. Análisis de frecuencias absolutas. Tablas de frecuencias relativas sobre escolarización estatal y privadas en Cartagena. Las zonas más deprimidas del municipio serán a las que habrá de dedicar mayor atención y ello en razón a la compensatoria actuación para paliar las diferencias de estimulación y que el orden ambiental produce, que por un lado van a contribuir a las desigualdades escolares y por otro, a perpetuar la estructura social. Es fundamental que los ayuntamientos vayan dotándose de los servicios de CMDE, que entre otras funciones permitan afinar mucho más en cualquier labor que en el terreno de política educativa se pretenda llevar a cabo. Se considerará la colaboración con la Delegación Provincial del MEC y con el Consejo Regional, en cuanto a la dotación y acaparamiento informativo, así como a su rentabilización.

Algunas reflexiones acerca de un formulario censal diseñado para captura de datos mediante tecnología de imágenes (escáner)

El Censo de Población, Hogares y Viviendas del año 1996 de Uruguay incorporó simultáneamente un conjunto de innovaciones tecnológicas, manteniendo un alto control sobre la calidad de los datos y los costos. Ello cambió radicalmente la organización del trabajo de elaboración de los datos posterior al relevamiento, destacando la importancia de la capacidad institucional para la implementación del proceso con un alto nivel de coordinación. La automatización casi completa de la captura de datos (mediante tecnología de imágenes), la codificación de textos y la depuración de los datos resultantes, permitió -entre otros aspectos- un control de calidad más acucioso de todos los procesos, asegurando la uniformidad de criterios y la obtención de información detallada sobre los niveles de error obtenidos dentro de los rangos definidos. El análisis pormenorizado del "mapa" de los diferentes niveles de error de la captura de datos revela la existencia de múltiples factores de importancia que deben considerarse en el diseño de un cuestionario censal. Los avances tecnológicos producidos con posterioridad y los resultados globalmente positivos de una experiencia pionera -como la relatada- permiten predecir avances significativos en la calidad y eficiencia del procesamiento de los datos censales del futuro.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Análisis y diseño de multiplicadores y mezcladores mediante el método de Monte Carlo en la banda de THz = Analysis and design of multipliers and mixers via Monte Carlo modelling at THz bands

La región del espectro electromagnético comprendida entre 100 GHz y 10 THz alberga una gran variedad de aplicaciones en campos tan dispares como la radioastronomía, espectroscopíamolecular, medicina, seguridad, radar, etc. Los principales inconvenientes en el desarrollo de estas aplicaciones son los altos costes de producción de los sistemas trabajando a estas frecuencias, su costoso mantenimiento, gran volumen y baja fiabilidad. Entre las diferentes tecnologías a frecuencias de THz, la tecnología de los diodos Schottky juega un importante papel debido a su madurez y a la sencillez de estos dispositivos. Además, los diodos Schottky pueden operar tanto a temperatura ambiente como a temperaturas criogénicas, con altas eficiencias cuando se usan como multiplicadores y con moderadas temperaturas de ruido en mezcladores. El principal objetivo de esta tesis doctoral es analizar los fenómenos físicos responsables de las características eléctricas y del ruido en los diodos Schottky, así como analizar y diseñar circuitos multiplicadores y mezcladores en bandas milimétricas y submilimétricas. La primera parte de la tesis presenta un análisis de los fenómenos físicos que limitan el comportamiento de los diodos Schottky de GaAs y GaN y de las características del espectro de ruido de estos dispositivos. Para llevar a cabo este análisis, un modelo del diodo basado en la técnica de Monte Carlo se ha considerado como referencia debido a la elevada precisión y fiabilidad de este modelo. Además, el modelo de Monte Carlo permite calcular directamente el espectro de ruido de los diodos sin necesidad de utilizar ningún modelo analítico o empírico. Se han analizado fenómenos físicos como saturación de la velocidad, inercia de los portadores, dependencia de la movilidad electrónica con la longitud de la epicapa, resonancias del plasma y efectos no locales y no estacionarios. También se ha presentado un completo análisis del espectro de ruido para diodos Schottky de GaAs y GaN operando tanto en condiciones estáticas como variables con el tiempo. Los resultados obtenidos en esta parte de la tesis contribuyen a mejorar la comprensión de la respuesta eléctrica y del ruido de los diodos Schottky en condiciones de altas frecuencias y/o altos campos eléctricos. También, estos resultados han ayudado a determinar las limitaciones de modelos numéricos y analíticos usados en el análisis de la respuesta eléctrica y del ruido electrónico en los diodos Schottky. La segunda parte de la tesis está dedicada al análisis de multiplicadores y mezcladores mediante una herramienta de simulación de circuitos basada en la técnica de balance armónico. Diferentes modelos basados en circuitos equivalentes del dispositivo, en las ecuaciones de arrastre-difusión y en la técnica de Monte Carlo se han considerado en este análisis. El modelo de Monte Carlo acoplado a la técnica de balance armónico se ha usado como referencia para evaluar las limitaciones y el rango de validez de modelos basados en circuitos equivalentes y en las ecuaciones de arrastredifusión para el diseño de circuitos multiplicadores y mezcladores. Una notable característica de esta herramienta de simulación es que permite diseñar circuitos Schottky teniendo en cuenta tanto la respuesta eléctrica como el ruido generado en los dispositivos. Los resultados de las simulaciones presentados en esta parte de la tesis, tanto paramultiplicadores comomezcladores, se han comparado con resultados experimentales publicados en la literatura. El simulador que integra el modelo de Monte Carlo con la técnica de balance armónico permite analizar y diseñar circuitos a frecuencias superiores a 1 THz. ABSTRACT The terahertz region of the electromagnetic spectrum(100 GHz-10 THz) presents a wide range of applications such as radio-astronomy, molecular spectroscopy, medicine, security and radar, among others. The main obstacles for the development of these applications are the high production cost of the systems working at these frequencies, highmaintenance, high volume and low reliability. Among the different THz technologies, Schottky technology plays an important rule due to its maturity and the inherent simplicity of these devices. Besides, Schottky diodes can operate at both room and cryogenic temperatures, with high efficiency in multipliers and moderate noise temperature in mixers. This PhD. thesis is mainly concerned with the analysis of the physical processes responsible for the characteristics of the electrical response and noise of Schottky diodes, as well as the analysis and design of frequency multipliers and mixers at millimeter and submillimeter wavelengths. The first part of the thesis deals with the analysis of the physical phenomena limiting the electrical performance of GaAs and GaN Schottky diodes and their noise performance. To carry out this analysis, a Monte Carlo model of the diode has been used as a reference due to the high accuracy and reliability of this diode model at millimeter and submillimter wavelengths. Besides, the Monte Carlo model provides a direct description of the noise spectra of the devices without the necessity of any additional analytical or empirical model. Physical phenomena like velocity saturation, carrier inertia, dependence of the electron mobility on the epilayer length, plasma resonance and nonlocal effects in time and space have been analysed. Also, a complete analysis of the current noise spectra of GaAs and GaN Schottky diodes operating under static and time varying conditions is presented in this part of the thesis. The obtained results provide a better understanding of the electrical and the noise responses of Schottky diodes under high frequency and/or high electric field conditions. Also these results have helped to determine the limitations of numerical and analytical models used in the analysis of the electrical and the noise responses of these devices. The second part of the thesis is devoted to the analysis of frequency multipliers and mixers by means of an in-house circuit simulation tool based on the harmonic balance technique. Different lumped equivalent circuits, drift-diffusion and Monte Carlo models have been considered in this analysis. The Monte Carlo model coupled to the harmonic balance technique has been used as a reference to evaluate the limitations and range of validity of lumped equivalent circuit and driftdiffusion models for the design of frequency multipliers and mixers. A remarkable feature of this reference simulation tool is that it enables the design of Schottky circuits from both electrical and noise considerations. The simulation results presented in this part of the thesis for both multipliers and mixers have been compared with measured results available in the literature. In addition, the Monte Carlo simulation tool allows the analysis and design of circuits above 1 THz.

Diseño de un modelo de cadena de suministros de materias primas y productos de alta rotación para la pequeña y mediana empresa de El Salvador. Caso ilustrativo.

El abastecimiento ha cobrado mayor énfasis en los últimos años al igual que las empresas o unidades dedicadas a esta actividad; son mejor conocidas como Cadena de Suministros y han surgido a raíz de las oportunidades de mercado que ofrece el país, tales como: Tratados de Libre Comercio (TLC’s), ampliación y modernización de aduanas y vías (carreteras) que permiten mayor accesibilidad y fluidez del transporte, la construcción de puertos como el de la Unión, y la restauración del puerto de Acajutla, etc., lo que permite que este negocio se vuelva más atractivo para la inversión y que contribuya el desarrollo económico y social del país, entre estas empresas esta la Corporación de Franquicias Americanas S.A. de C.V., Es importante resaltar, que para las pequeñas y medianas empresas que quieran apostarle a este sector, obtendrían beneficios al agruparse para formar una sola unidad de abastecimientos, ya que disminuirían costos, mejorarían el manejo de los inventarios, tendrían mayor liquidez y un fortalecimiento en la capacidad de negociación. El presente trabajo de investigación tiene como objetivo principal ayudar a las empresas salvadoreñas y principalmente a la empresa Corporación de Franquicias Americanas S.A. de C.V., por medio de un Modelo de Cadena de Suministros que les permita una gestión eficiente y un uso óptimo de los recursos para convertir el abastecimiento en una ventaja competitiva que agregue valor a la operación y de esa manera poder competir sostenidamente en el mercado. El método que se utilizó fue el científico específicamente el inductivo del que se obtuvo conclusiones generales por medio de la observación y registro de los hechos, detectando las deficiencias; y el deductivo que mediante la observación y procesamiento de los datos se pudo llegar a conclusiones generales con alternativas de solución para los problemas. Las técnicas que se utilizaron para la investigación fueron cuestionarios, entrevista y observación directa. Con el resultado obtenido en el diagnóstico se desarrolló una propuesta la cual contiene procedimientos, Manual de Descripción de puestos y perfiles para las unidades de la Cadena de Suministros.

Dispositivos electrónicos para estudiantes de informática

El presente manual está orientado a proporcionar a los alumnos de los primeros cursos de las Escuelas de Ingeniería Informática unos conocimientos sobre los Dispositivos Electrónicos adaptados, tanto en contenidos como en profundidad, a las necesidades de su especialidad. En esta línea, se han incluido únicamente los contenidos teóricos que consideramos imprescindibles, centrados en una descripción mínima de Ia estructura física y del funcionamiento a nivel microscópico de los dispositivos de estadosolido,junto con los modelos que permiten analizar el comportamiento de estos dispositivos cuando forman parte de un circuito electrónico. Se Ie ha dado especial importancia a Ia descripción de los métodos de análisis de circuitos electrónicos, fundamentalmente el análisis del punto de operación y de Ia característica de transferencia estática, junto con una introducción al análisis transitorio.

Elaboración de un software administrativo para la gestión de la información, registro y control de clientes de las firmas de auditoría.

La evolución de las tecnologías de la información y comunicación, ha provocado que en el desarrollo de las labores de los profesionales sean incluidas herramientas tecnológicas que ayuden y faciliten a la consecución del trabajo de los mismos, así también que el buen desempeño de un profesional hoy en día no solo se mida por sus conocimientos teóricos sino también por su habilidad para el manejo de sistemas informáticos, también sobre cómo logran adatarlos a su trabajo para poder ser más eficientes en llevar a cabo sus responsabilidades. Es por ello que se vuelve indispensable contar con una herramienta tecnológica que facilite y automatice la mayor parte de los procesos en una profesión, ya que de no ser así significaría resistirse a los cambios y por lo tanto quedar en desventaja respecto a la competencia, debido a la evolución y globalización de la tecnología y por ende correr el riesgo de volverse obsoleto en el ámbito laboral por no hacer uso de las TIC en la formación y desarrollo de la profesión. Por tal razón se investigó la situación de las pequeñas firmas de auditoría en cuanto al uso e implementación de la tecnología en sus procesos, tal investigación confirmó que las mismas, tenían problemas en cuanto a la administración, registro y control de la cartera de clientes, así como también en la administración y registro de la información de los empleados, problemas en la agenda de las visitas, de los procedimientos a ejecutar, entre otros. Todo lo anterior porque la mayor parte de las firmas no implementan la tecnología en su trabajo debido al costo que implica adquirir un programa que automatice y facilite sus actividades; es por ello que como grupo de investigación se tomó a bien elaborar un software que se ajuste a las necesidades de las firmas con el objetivo de solventar la problemática identificada en las mismas. En tal sentido la propuesta para resolver la problemática identificada y comprobada, consistió en la elaboración de un software que fuera capaz de llevar un registro y control de la cartera de clientes y empleados; poder registrar los procedimientos a ejecutar en el desarrollo de una auditoría por cada cliente existente; de registrar y programar las visitas que se harán a los clientes; así como también hacer el registro y asignación de encargos a los empleados y poder registrar las capacitaciones que estos últimos reciben; que la aplicación pudiera hacer recordatorios de fechas claves concernientes a los encargos y contar con un buscador en donde se pueda consultar toda la información que en la misma se vacíe. Finalmente que esta sea capaz de generar reportes. Para el diseño y elaboración del intangible se utilizó bibliografía referente al diseño y programación de sistemas, así mismo se investigó referente a los diferentes tipos de entornos y lenguajes que más se adaptaban a nuestras necesidades; se siguió el ciclo de vida de los soportes lógicos con el fin de cumplir con las etapas del mismo y poder llevar a cabo la elaboración del sistema propuesto. El trabajo inició mediante el suministro de una encuesta a las unidades de análisis las cuales fueron firmas de auditoría, después de haber pasado el instrumento a todos los elementos que conformaron la muestra y haber obtenido los resultados, se procedió a hacer la tabulación y análisis para poder dar paso a la formulación del diagnóstico sobre la problemática en estudio, determinando la necesidad de un sistema computarizado diseñado conforme a los estándares manifestados por los auditores para su uso en el desarrollo de sus labores. Por lo demás se desarrolló la propuesta, la cual contempló el diseño y programación de la aplicación de acuerdo a los requerimientos planteados y a las especificaciones que se pudieron identificar previamente, así como también las identificadas después de la tabulación y análisis de los resultados; es decir de acuerdo a los requerimientos que los las unidades de análisis deseaban que también tuviese el software a parte de las que se les plantearon en la encuesta. Para esto se hizo un estudio sobre la factibilidad técnica, operativa y económica de este, describiendo el lenguaje de programación y las relaciones entre las tablas que incluye la base de datos. Asimismo se presenta cada formulario con sus respectivos botones de acción y barra de herramienta a tomar en cuenta y el esquema de los reportes que de forma indispensable debe generar como producto del procesamiento electrónico de los datos. Para finalizar se redactaron a criterio del grupo de investigación, algunas conclusiones del trabajo realizado acompañado de sus respectivas recomendaciones a considerar por las firmas auditoras.

Aprendizaje basado en proyectos en Diseño y Construcción de Sistemas Digitales

Duración (en horas): Más de 50 horas. Destinatario: Estudiante y Docente

Efficient electronic implementations of adaptive systems for ambient intelligence environments

183 p.

Aplicación del modelo b-learning en la asignatura 'Modelos y Simulación' de las carreras de Sistemas de la FACENA- UNNE.

Resumen tomado de la publicación. Incluye gráficas y tablas de datos

Informatización de datos de los equipos multiprofesionales y programa de enseñanza para alumnos de Educación Especial.

El proyecto pretende conseguir un cambio en los métodos de elaboración, utilización y extensión al profesorado de los datos aportados por la valoración multiprofesional, a través de técnicas informáticas. Objetivos: adiestrar a los participantes del proyecto en las técnicas informáticas de bases de datos y procesador de textos. Ordenar y clasificar objetivos y habilidades por grado de dificultad según los criterios de áreas, niveles madurativos, etapas o estadios evolutivos, etc. Informatizar el programa de desarrollo individual. La muestra resulta indeterminada y pertenece a cinco centros distintos. La duración del proceso es de tres cursos escolares divididos en cuatro fases: 1.Introducción en el manejo del ordenador con sistema operativo MSDOS. 2. Confección del sistema de fichas, 3. Ordenación de actividades según criterios de etapas evolutivas y materiales. Confección del modelo de informe. 4. Ordenación de actividades por procesos cognitivos. Introducción en el ordenador de programas específicos para distintos trastornos. Objetivos: A. Desde el punto de vista de los propios equipos multiprofesionales, se ha conseguido una mayor agilidad y rapidez en el proceso de la dinámica de trabajo, además se facilita la recogida y la oferta de la información manejada por estos servicios. B. Desde el punto de vista de la administración, se han dado los primeros pasos para disponer de una futura base de datos que sirva a la Consejería de Educación para la planificación y dotación de recursos destinados a la Educación Especial. C. Lo anteriormente expuesto hace posible que se puedan llevar a cabo nuevos proyectos de investigación en distintas áreas de intervención, así como una mejor evaluación del proceso integrador de los alumnos con dificultades educativas especiales, tanto en centros ordinarios de EGB como en centros específicos.