Sistema de gestión de infraestructuras de telecomunicaciones

Las infraestructuras de telecomunicaciones son las que forman la capa física para la transmisión de la información de la que se componen las comunicaciones. Según el modelo OSI la capa física se encarga de convertir la trama que recibe (del nivel de enlace) en una serie de bits que envía a través del medio de transmisión correspondiente hacia el sistema destino, liberando a la capa superior de las funciones que imponga la naturaleza particular del medio de transmisión que se utilice. Para ello define las características mecánicas, eléctricas y funcionales de la interconexión al medio físico estableciendo además una interfaz con su capa superior (el nivel de enlace). Dependiendo del medio y el modo de transmisión así como de la topología de la red, el tipo de codificación y configuración de la línea y el tipo de comunicación deseada se requiere de un equipamiento u otro, por lo que la infraestructura de comunicaciones cambia. La complejidad de las redes de comunicaciones (multitud de servicios a multitud de destinos) hace que la gestión de la capa física (o de infraestructura) de las comunicaciones sea un reto difícil para los gestores de las telecomunicaciones en las empresas u organismos públicos. Ya que conseguir una correcta administración de las infraestructuras de telecomunicaciones es un factor clave para garantizar la calidad del servicio, optimizar los tiempos de provisión a los clientes y minimizar la indisponibilidad de la red ante incidencias. Si bien existen diferentes herramientas para la gestión de las telecomunicaciones la mayoría de estas soluciones contempla de manera limitada la capa física, dejando a los gestores con una multitud de aproximaciones, más o menos manuales, para entender y conocer qué pasa en su red a nivel físico y lo que puede ser aún más grave, sin la capacidad de reacción rápida ante la aparición de una incidencia. Para resolver este problema se hace necesaria la capacidad de gestión extremo a extremo de los circuitos y de todas sus conexiones intermedias. Esto es, se necesita implantar una metodología que modele la red de comunicaciones de manera que se pueda representar en un sistema informático y sobre él facilitar la gestión de los circuitos físicos y de sus infraestructuras asociadas. Por ello, la primera parte del proyecto consistirá en la descripción del tipo de infraestructura de telecomunicaciones a gestionar, el estudio de las soluciones actuales de gestión de red y el análisis de las estrategias que se están considerando para permitir la gestión de la capa física. La segunda parte estará dedicada a la definición de una metodología para la representación de la capa física en un sistema informático, de manera que se proporcione una solución completa a las organizaciones para la gestión eficaz de su infraestructura de telecomunicaciones. Y la tercera parte se centrará en la realización de un ejemplo real (piloto) de implantación de esta metodología para un proyecto concreto de una red de comunicaciones. Con objeto de mostrar las prestaciones de la solución propuesta. ABSTRACT. Telecommunications infrastructures have the physical layer component for the transfer of data. As defined in OSI model the physical layer performs the conversion of data received to binary digits which are sent through the transmission devices towards the target system, thus freeing the top layer from defining the functional specifics of each device used. This requires the full definition of the mechanical, electrical and functional features within the physical environment and the implementation of an interface with the top layer. Dependencies on the environment and the transmission modes as well as the network’s topology, the type of protocol and the line’s configuration and the type of communication selected provide specific requirements which define the equipment needed. This may also require changes in the communications environment. Current networks’ complexity (many different types of services to many nodes) demand an efficient management of the physical layer and the infrastructure in enterprises and the public sector agencies thus becoming a challenging task to the responsible for administering the telecommunications infrastructure which is key to provide high quality of service with the need to avoid any disruption of service. We have in the market different tools supporting telecommunications management but most of these solutions have limited functionality for the physical layer, leaving to administrators with the burden of executing manual tasks which need to be performed in order to attain the desired level of control which facilitates the decision process when incidents occur. An adequate solution requires an end to end capacity management of the circuits and all intermediate connections. We must implement a methodology to model the communications network to be able of representing an entire IT system to manage circuitry and associated infrastructure components. For the above purpose, the first part of the Project includes a complete description of the type of communications infrastructure to manage, the study of the current solutions available in network management and an analysis of the strategies in scope for managing the physical layer. The second part is dedicated to the definition of a methodology for the presentation of the physical layer in an IT system with the objective of providing a complete solution to the responsible staffs for efficiently managing a telecommunications infrastructure. The third part focuses on the deployment of a pilot using this methodology in a specific project performed on a communications network. Purpose is to show the deliverables of the proposed solution.

Estructuras óptimas de detección y corrección de errores dirigidas a computadores construidos con lógica de alto nivel de Integración: aplicación industrial

Este trabajo trata de la aplicación de los códigos detectores y correctores de error al diseño de los Computadores Tolerantes a Fallos, planteando varias estrategias óptimas de detección y corrección para algunos subsistemas. En primer lugar,"se justifica la necesidad de aplicar técnicas de Tolerancia a Fallos. A continuación se hacen previsiones de evolución de la tecnología de Integración, así como una tipificación de los fallos en circuitos Integrados. Partiendo de una recopilación y revisión de la teoría de códigos, se hace un desarrollo teórico cuya aplicación permite obligar a que algunos de estos códigos sean cerrados respecto de las operaciones elementales que se ejecutan en un computador. Se plantean estrategias óptimas de detección y corrección de error para sus subsistemas mas Importantes, culminando en el diseño, realización y prueba de una unidad de memoria y una unidad de proceso de datos con amplias posibilidades de detección y corrección de errores.---ABSTRACT---The present work deals with the application of error detecting and correctíng codes to the désign of Fault Tolerant Computers. Several óptimo» detection and correction strategies are presented to be applied in some subsystems. First of all, the necessity of applying Fault Tolerant techniques is explained. Later, a study on íntegration technology evolution and typification of Integrated circuit faults 1s developed. Based on a compilation and revisión of Coding Theory, a theoretical study is carried out. It allows us to force some of these codes to be closed over elementary operations. Optimum detection and correction techniques are presented for the raost important subsystems. Flnally, the design, building and testing of a memory unit and a processing unit provided with wlde error detection and correction posibilities 1s shown.

Technology and characterization of GaN-HEMTs devices: high temperature and trapping effects

Los transistores de alta movilidad electrónica basados en GaN han sido objeto de una extensa investigación ya que tanto el GaN como sus aleaciones presentan unas excelentes propiedades eléctricas (alta movilidad, elevada concentración de portadores y campo eléctrico crítico alto). Aunque recientemente se han incluido en algunas aplicaciones comerciales, su expansión en el mercado está condicionada a la mejora de varios asuntos relacionados con su rendimiento y habilidad. Durante esta tesis se han abordado algunos de estos aspectos relevantes; por ejemplo, la fabricación de enhancement mode HEMTs, su funcionamiento a alta temperatura, el auto calentamiento y el atrapamiento de carga. Los HEMTs normalmente apagado o enhancement mode han atraído la atención de la comunidad científica dedicada al desarrollo de circuitos amplificadores y conmutadores de potencia, ya que su utilización disminuiría significativamente el consumo de potencia; además de requerir solamente una tensión de alimentación negativa, y reducir la complejidad del circuito y su coste. Durante esta tesis se han evaluado varias técnicas utilizadas para la fabricación de estos dispositivos: el ataque húmedo para conseguir el gate-recess en heterostructuras de InAl(Ga)N/GaN; y tratamientos basados en flúor (plasma CF4 e implantación de F) de la zona debajo de la puerta. Se han llevado a cabo ataques húmedos en heteroestructuras de InAl(Ga)N crecidas sobre sustratos de Si, SiC y zafiro. El ataque completo de la barrera se consiguió únicamente en las muestras con sustrato de Si. Por lo tanto, se puede deducir que la velocidad de ataque depende de la densidad de dislocaciones presentes en la estructura, ya que el Si presenta un peor ajuste del parámetro de red con el GaN. En relación a los tratamientos basados en flúor, se ha comprobado que es necesario realizar un recocido térmico después de la fabricación de la puerta para recuperar la heteroestructura de los daños causados durante dichos tratamientos. Además, el estudio de la evolución de la tensión umbral con el tiempo de recocido ha demostrado que en los HEMTs tratados con plasma ésta tiende a valores más negativos al aumentar el tiempo de recocido. Por el contrario, la tensión umbral de los HEMTs implantados se desplaza hacia valores más positivos, lo cual se atribuye a la introducción de iones de flúor a niveles más profundos de la heterostructura. Los transistores fabricados con plasma presentaron mejor funcionamiento en DC a temperatura ambiente que los implantados. Su estudio a alta temperatura ha revelado una reducción del funcionamiento de todos los dispositivos con la temperatura. Los valores iniciales de corriente de drenador y de transconductancia medidos a temperatura ambiente se recuperaron después del ciclo térmico, por lo que se deduce que dichos efectos térmicos son reversibles. Se han estudiado varios aspectos relacionados con el funcionamiento de los HEMTs a diferentes temperaturas. En primer lugar, se han evaluado las prestaciones de dispositivos de AlGaN/GaN sobre sustrato de Si con diferentes caps: GaN, in situ SiN e in situ SiN/GaN, desde 25 K hasta 550 K. Los transistores con in situ SiN presentaron los valores más altos de corriente drenador, transconductancia, y los valores más bajos de resistencia-ON, así como las mejores características en corte. Además, se ha confirmado que dichos dispositivos presentan gran robustez frente al estrés térmico. En segundo lugar, se ha estudiado el funcionamiento de transistores de InAlN/GaN con diferentes diseños y geometrías. Dichos dispositivos presentaron una reducción casi lineal de los parámetros en DC en el rango de temperaturas de 25°C hasta 225°C. Esto se debe principalmente a la dependencia térmica de la movilidad electrónica, y también a la reducción de la drift velocity con la temperatura. Además, los transistores con mayores longitudes de puerta mostraron una mayor reducción de su funcionamiento, lo cual se atribuye a que la drift velocity disminuye más considerablemente con la temperatura cuando el campo eléctrico es pequeño. De manera similar, al aumentar la distancia entre la puerta y el drenador, el funcionamiento del HEMT presentó una mayor reducción con la temperatura. Por lo tanto, se puede deducir que la degradación del funcionamiento de los HEMTs causada por el aumento de la temperatura depende tanto de la longitud de la puerta como de la distancia entre la puerta y el drenador. Por otra parte, la alta densidad de potencia generada en la región activa de estos transistores conlleva el auto calentamiento de los mismos por efecto Joule, lo cual puede degradar su funcionamiento y Habilidad. Durante esta tesis se ha desarrollado un simple método para la determinación de la temperatura del canal basado en medidas eléctricas. La aplicación de dicha técnica junto con la realización de simulaciones electrotérmicas han posibilitado el estudio de varios aspectos relacionados con el autocalentamiento. Por ejemplo, se han evaluado sus efectos en dispositivos sobre Si, SiC, y zafiro. Los transistores sobre SiC han mostrado menores efectos gracias a la mayor conductividad térmica del SiC, lo cual confirma el papel clave que desempeña el sustrato en el autocalentamiento. Se ha observado que la geometría del dispositivo tiene cierta influencia en dichos efectos, destacando que la distribución del calor generado en la zona del canal depende de la distancia entre la puerta y el drenador. Además, se ha demostrado que la temperatura ambiente tiene un considerable impacto en el autocalentamiento, lo que se atribuye principalmente a la dependencia térmica de la conductividad térmica de las capas y sustrato que forman la heterostructura. Por último, se han realizado numerosas medidas en pulsado para estudiar el atrapamiento de carga en HEMTs sobre sustratos de SiC con barreras de AlGaN y de InAlN. Los resultados obtenidos en los transistores con barrera de AlGaN han presentado una disminución de la corriente de drenador y de la transconductancia sin mostrar un cambio en la tensión umbral. Por lo tanto, se puede deducir que la posible localización de las trampas es la región de acceso entre la puerta y el drenador. Por el contrario, la reducción de la corriente de drenador observada en los dispositivos con barrera de InAlN llevaba asociado un cambio significativo en la tensión umbral, lo que implica la existencia de trampas situadas en la zona debajo de la puerta. Además, el significativo aumento del valor de la resistencia-ON y la degradación de la transconductancia revelan la presencia de trampas en la zona de acceso entre la puerta y el drenador. La evaluación de los efectos del atrapamiento de carga en dispositivos con diferentes geometrías ha demostrado que dichos efectos son menos notables en aquellos transistores con mayor longitud de puerta o mayor distancia entre puerta y drenador. Esta dependencia con la geometría se puede explicar considerando que la longitud y densidad de trampas de la puerta virtual son independientes de las dimensiones del dispositivo. Finalmente se puede deducir que para conseguir el diseño óptimo durante la fase de diseño no sólo hay que tener en cuenta la aplicación final sino también la influencia que tiene la geometría en los diferentes aspectos estudiados (funcionamiento a alta temperatura, autocalentamiento, y atrapamiento de carga). ABSTRACT GaN-based high electron mobility transistors have been under extensive research due to the excellent electrical properties of GaN and its related alloys (high carrier concentration, high mobility, and high critical electric field). Although these devices have been recently included in commercial applications, some performance and reliability issues need to be addressed for their expansion in the market. Some of these relevant aspects have been studied during this thesis; for instance, the fabrication of enhancement mode HEMTs, the device performance at high temperature, the self-heating and the charge trapping. Enhancement mode HEMTs have become more attractive mainly because their use leads to a significant reduction of the power consumption during the stand-by state. Moreover, they enable the fabrication of simpler power amplifier circuits and high-power switches because they allow the elimination of negativepolarity voltage supply, reducing significantly the circuit complexity and system cost. In this thesis, different techniques for the fabrication of these devices have been assessed: wet-etching for achieving the gate-recess in InAl(Ga)N/GaN devices and two different fluorine-based treatments (CF4 plasma and F implantation). Regarding the wet-etching, experiments have been carried out in InAl(Ga)N/GaN grown on different substrates: Si, sapphire, and SiC. The total recess of the barrier was achieved after 3 min of etching in devices grown on Si substrate. This suggests that the etch rate can critically depend on the dislocations present in the structure, since the Si exhibits the highest mismatch to GaN. Concerning the fluorine-based treatments, a post-gate thermal annealing was required to recover the damages caused to the structure during the fluorine-treatments. The study of the threshold voltage as a function of this annealing time has revealed that in the case of the plasma-treated devices it become more negative with the time increase. On the contrary, the threshold voltage of implanted HEMTs showed a positive shift when the annealing time was increased, which is attributed to the deep F implantation profile. Plasma-treated HEMTs have exhibited better DC performance at room temperature than the implanted devices. Their study at high temperature has revealed that their performance decreases with temperature. The initial performance measured at room temperature was recovered after the thermal cycle regardless of the fluorine treatment; therefore, the thermal effects were reversible. Thermal issues related to the device performance at different temperature have been addressed. Firstly, AlGaN/GaN HEMTs grown on Si substrate with different cap layers: GaN, in situ SiN, or in situ SiN/GaN, have been assessed from 25 K to 550 K. In situ SiN cap layer has been demonstrated to improve the device performance since HEMTs with this cap layer have exhibited the highest drain current and transconductance values, the lowest on-resistance, as well as the best off-state characteristics. Moreover, the evaluation of thermal stress impact on the device performance has confirmed the robustness of devices with in situ cap. Secondly, the high temperature performance of InAlN/GaN HEMTs with different layouts and geometries have been assessed. The devices under study have exhibited an almost linear reduction of the main DC parameters operating in a temperature range from room temperature to 225°C. This was mainly due to the thermal dependence of the electron mobility, and secondly to the drift velocity decrease with temperature. Moreover, HEMTs with large gate length values have exhibited a great reduction of the device performance. This was attributed to the greater decrease of the drift velocity for low electric fields. Similarly, the increase of the gate-to-drain distance led to a greater reduction of drain current and transconductance values. Therefore, this thermal performance degradation has been found to be dependent on both the gate length and the gate-to-drain distance. It was observed that the very high power density in the active region of these transistors leads to Joule self-heating, resulting in an increase of the device temperature, which can degrade the device performance and reliability. A simple electrical method have been developed during this work to determine the channel temperature. Furthermore, the application of this technique together with the performance of electro-thermal simulations have enabled the evaluation of different aspects related to the self-heating. For instance, the influence of the substrate have been confirmed by the study of devices grown on Si, SiC, and Sapphire. HEMTs grown on SiC substrate have been confirmed to exhibit the lowest self-heating effects thanks to its highest thermal conductivity. In addition to this, the distribution of the generated heat in the channel has been demonstrated to be dependent on the gate-to-drain distance. Besides the substrate and the geometry of the device, the ambient temperature has also been found to be relevant for the self-heating effects, mainly due to the temperature-dependent thermal conductivity of the layers and the substrate. Trapping effects have been evaluated by means of pulsed measurements in AlGaN and InAIN barrier devices. AlGaN barrier HEMTs have exhibited a de crease in drain current and transconductance without measurable threshold voltage change, suggesting the location of the traps in the gate-to-drain access region. On the contrary, InAIN barrier devices have showed a drain current associated with a positive shift of threshold voltage, which indicated that the traps were possibly located under the gate region. Moreover, a significant increase of the ON-resistance as well as a transconductance reduction were observed, revealing the presence of traps on the gate-drain access region. On the other hand, the assessment of devices with different geometries have demonstrated that the trapping effects are more noticeable in devices with either short gate length or the gate-to-drain distance. This can be attributed to the fact that the length and the trap density of the virtual gate are independent on the device geometry. Finally, it can be deduced that besides the final application requirements, the influence of the device geometry on the performance at high temperature, on the self-heating, as well as on the trapping effects need to be taken into account during the device design stage to achieve the optimal layout.

Diseño y desarrollo de un modelo booleano probabilístico de regulación genética en el simulador de colonias bacterianas GRO

Resulta interesante comprender como microorganismos sencillos como la bacteria Escherichia coli poseen mecanismos no tan simples para responder al entorno en el que está gestionada por complicadas redes de regulación formadas por genes y proteínas, donde cada elemento de la red genética debe tomar parte en armonía, en el momento justo y la cantidad adecuada para dar lugar a la respuesta celular apropiada. La biología sintética es un nuevo área de la biología y la tecnología que fusiona la biolog ía molecular, la ingeniería genética y las herramientas computacionales, para crear sistemas biológicos con funcionalidades novedosas. Los sistemas creados sintéticamente son ya una realidad, y cada vez se acumulan más trabajos alrededor del mundo que muestran su factibilidad. En este campo no solo se hacen pequeñas modificaciones en la información genética, sino que también se diseñan, manipulan e introducen circuitos genéticos a los organismos. Actualmente, se hace un gran esfuerzo para construir circuitos genéticos formados por numerosos genes y caracterizar la interacción de los mismos con otras moléculas, su regulaci ón, expresión y funcionalidad en diferentes organismos. La mayoría de los proyectos de biología sintética que se han desarrollado hasta ahora, se basan en el conocimiento actual del funcionamiento de los organismos vivos. Sin embargo, la información es numerosa y creciente, por lo que se requiere de herramientas computacionales y matem áticas para integrar y hacer manejable esta gran cantidad de información. El simulador de colonias bacterianas GRO posee la capacidad de representar las dinámicas más simples del comportamiento celular, tales como crecimiento, división y comunicación intercelular mediante conjugación, pero carece de la capacidad de simular el comportamiento de la colonia en presencia de un circuito genético. Para ello, se ha creado un nuevo módulo de regulación genética que maneja las interaciones entre genes y proteínas de cada célula ejecutando respuestas celulares específicas. Dado que en la mayoría de los experimentos intervienen colonias del orden de 105 individuos, es necesario un módulo de regulación genética simplificado que permita representar de la forma más precisa posible este proceso en colonias de tales magnitudes. El módulo genético integrado en GRO se basa en una red booleana, en la que un gen puede transitar entre dos estados, on (expresado) o off (reprimido), y cuya transición viene dada por una serie de reglas lógicas.---ABSTRACT---It is interesting to understand how simple organisms such as Escherichia coli do not have simple mechanisms to respond to the environment in which they find themselves. This response is managed by complicated regulatory networks formed by genes and proteins, where each element of the genetic network should take part in harmony, at the right time and with the right amount to give rise to the appropriate cellular response. Synthetic biology is a new area of biology and technology that combines molecular biology, genetic engineering and computational tools to create biological systems with novel features. The synthetically created systems are already a reality, and increasingly accumulate work around the world showing their feasibility. In this field not only minor changes are made in the genetic information but also genetic circuits designed, manipulated and introduced into the organisms. Currently, it takes great effort to build genetic circuits formed by numerous genes and characterize their interaction with other molecules, their regulation, their expression and their function in different organisms. Most synthetic biology projects that have been developed so far are based on the current knowledge of the functioning of living organisms. However, there is a lot of information and it keeps accumulating, so it requires computational and mathematical tools to integrate and manage this wealth of information. The bacterial colonies simulator, GRO, has the ability to represent the simplest dynamics of cell behavior, such as growth, division and intercellular communication by conjugation, but lacks the ability to simulate the behavior of the colony in the presence of a genetic circuit. To this end, a new genetic regulation module that handles interactions between genes and proteins for each cell running specific cellular responses has been created. Since most experiments involve colonies of about 105 individuals, a simplified genetic module which represent cell dynamics as accurately and simply as possible is needed. The integrated genetic GRO module is based on a Boolean network, in which a gene can be in either of two states, on (expressed) or off (repressed), and whose transition is given by a set of logical rules.

CMOS integration of AlN based piezoelectric microcantilevers

El gran crecimiento de los sistemas MEMS (Micro Electro Mechanical Systems) así como su presencia en la mayoría de los dispositivos que usamos diariamente despertó nuestro interés. Paralelamente, la tecnología CMOS (Complementary Metal Oxide Semiconductor) es la tecnología más utilizada para la fabricación de circuitos integrados. Además de ventajas relacionadas con el funcionamiento electrónico del dispositivo final, la integración de sistemas MEMS en la tecnología CMOS reduce significantemente los costes de fabricación. Algunos de los dispositivos MEMS con mayor variedad de aplicaciones son los microflejes. Estos dispositivos pueden ser utilizados para la extracción de energía, en microscopios de fuerza atómica o en sensores, como por ejemplo, para biodetección. Los materiales piezoeléctricos más comúnmente utilizados en aplicaciones MEMS se sintetizan a altas temperaturas y por lo tanto no son compatibles con la tecnología CMOS. En nuestro caso hemos usado nitruro de alumino (AlN), que se deposita a temperatura ambiente y es compatible con la tecnología CMOS. Además, es biocompatible, y por tanto podría formar parte de un dispositivo que actúe como biosensor. A lo largo de esta tesis hemos prestado especial atención en desarrollar un proceso de fabricación rápido, reproducible y de bajo coste. Para ello, todos los pasos de fabricación han sido minuciosamente optimizados. Los parámetros de sputtering para depositar el AlN, las distintas técnicas y recetas de ataque, los materiales que actúan como electrodos o las capas sacrificiales para liberar los flejes son algunos de los factores clave estudiados en este trabajo. Una vez que la fabricación de los microflejes de AlN ha sido optimizada, fueron medidos para caracterizar sus propiedades piezoeléctricas y finalmente verificar positivamente su viabilidad como dispositivos piezoeléctricos. ABSTRACT The huge growth of MEMS (Micro Electro Mechanical Systems) as well as their presence in most of our daily used devices aroused our interest on them. At the same time, CMOS (Complementary Metal Oxide Semiconductor) technology is the most popular technology for integrated circuits. In addition to advantages related with the electronics operation of the final device, the integration of MEMS with CMOS technology reduces the manufacturing costs significantly. Some of the MEMS devices with a wider variety of applications are the microcantilevers. These devices can be used for energy harvesting, in an atomic force microscopes or as sensors, as for example, for biodetection. Most of the piezoelectric materials used for these MEMS applications are synthesized at high temperature and consequently are not compatible with CMOS technology. In our case we have used aluminum nitride (AlN), which is deposited at room temperature and hence fully compatible with CMOS technology. Otherwise, it is biocompatible and and can be used to compose a biosensing device. During this thesis work we have specially focused our attention in developing a high throughput, reproducible and low cost fabrication process. All the manufacturing process steps of have been thoroughly optimized in order to achieve this goal. Sputtering parameters to synthesize AlN, different techniques and etching recipes, electrode material and sacrificial layers are some of the key factors studied in this work to develop the manufacturing process. Once the AlN microcantilevers fabrication was optimized, they were measured to characterize their piezoelectric properties and to successfully check their viability as piezoelectric devices.

Design and Simulation of Deep Nanometer SRAM Cells under Energy, Mismatch, and Radiation Constraints

La fiabilidad está pasando a ser el principal problema de los circuitos integrados según la tecnología desciende por debajo de los 22nm. Pequeñas imperfecciones en la fabricación de los dispositivos dan lugar ahora a importantes diferencias aleatorias en sus características eléctricas, que han de ser tenidas en cuenta durante la fase de diseño. Los nuevos procesos y materiales requeridos para la fabricación de dispositivos de dimensiones tan reducidas están dando lugar a diferentes efectos que resultan finalmente en un incremento del consumo estático, o una mayor vulnerabilidad frente a radiación. Las memorias SRAM son ya la parte más vulnerable de un sistema electrónico, no solo por representar más de la mitad del área de los SoCs y microprocesadores actuales, sino también porque las variaciones de proceso les afectan de forma crítica, donde el fallo de una única célula afecta a la memoria entera. Esta tesis aborda los diferentes retos que presenta el diseño de memorias SRAM en las tecnologías más pequeñas. En un escenario de aumento de la variabilidad, se consideran problemas como el consumo de energía, el diseño teniendo en cuenta efectos de la tecnología a bajo nivel o el endurecimiento frente a radiación. En primer lugar, dado el aumento de la variabilidad de los dispositivos pertenecientes a los nodos tecnológicos más pequeños, así como a la aparición de nuevas fuentes de variabilidad por la inclusión de nuevos dispositivos y la reducción de sus dimensiones, la precisión del modelado de dicha variabilidad es crucial. Se propone en la tesis extender el método de inyectores, que modela la variabilidad a nivel de circuito, abstrayendo sus causas físicas, añadiendo dos nuevas fuentes para modelar la pendiente sub-umbral y el DIBL, de creciente importancia en la tecnología FinFET. Los dos nuevos inyectores propuestos incrementan la exactitud de figuras de mérito a diferentes niveles de abstracción del diseño electrónico: a nivel de transistor, de puerta y de circuito. El error cuadrático medio al simular métricas de estabilidad y prestaciones de células SRAM se reduce un mínimo de 1,5 veces y hasta un máximo de 7,5 a la vez que la estimación de la probabilidad de fallo se mejora en varios ordenes de magnitud. El diseño para bajo consumo es una de las principales aplicaciones actuales dada la creciente importancia de los dispositivos móviles dependientes de baterías. Es igualmente necesario debido a las importantes densidades de potencia en los sistemas actuales, con el fin de reducir su disipación térmica y sus consecuencias en cuanto al envejecimiento. El método tradicional de reducir la tensión de alimentación para reducir el consumo es problemático en el caso de las memorias SRAM dado el creciente impacto de la variabilidad a bajas tensiones. Se propone el diseño de una célula que usa valores negativos en la bit-line para reducir los fallos de escritura según se reduce la tensión de alimentación principal. A pesar de usar una segunda fuente de alimentación para la tensión negativa en la bit-line, el diseño propuesto consigue reducir el consumo hasta en un 20 % comparado con una célula convencional. Una nueva métrica, el hold trip point se ha propuesto para prevenir nuevos tipos de fallo debidos al uso de tensiones negativas, así como un método alternativo para estimar la velocidad de lectura, reduciendo el número de simulaciones necesarias. Según continúa la reducción del tamaño de los dispositivos electrónicos, se incluyen nuevos mecanismos que permiten facilitar el proceso de fabricación, o alcanzar las prestaciones requeridas para cada nueva generación tecnológica. Se puede citar como ejemplo el estrés compresivo o extensivo aplicado a los fins en tecnologías FinFET, que altera la movilidad de los transistores fabricados a partir de dichos fins. Los efectos de estos mecanismos dependen mucho del layout, la posición de unos transistores afecta a los transistores colindantes y pudiendo ser el efecto diferente en diferentes tipos de transistores. Se propone el uso de una célula SRAM complementaria que utiliza dispositivos pMOS en los transistores de paso, así reduciendo la longitud de los fins de los transistores nMOS y alargando los de los pMOS, extendiéndolos a las células vecinas y hasta los límites de la matriz de células. Considerando los efectos del STI y estresores de SiGe, el diseño propuesto mejora los dos tipos de transistores, mejorando las prestaciones de la célula SRAM complementaria en más de un 10% para una misma probabilidad de fallo y un mismo consumo estático, sin que se requiera aumentar el área. Finalmente, la radiación ha sido un problema recurrente en la electrónica para aplicaciones espaciales, pero la reducción de las corrientes y tensiones de los dispositivos actuales los está volviendo vulnerables al ruido generado por radiación, incluso a nivel de suelo. Pese a que tecnologías como SOI o FinFET reducen la cantidad de energía colectada por el circuito durante el impacto de una partícula, las importantes variaciones de proceso en los nodos más pequeños va a afectar su inmunidad frente a la radiación. Se demuestra que los errores inducidos por radiación pueden aumentar hasta en un 40 % en el nodo de 7nm cuando se consideran las variaciones de proceso, comparado con el caso nominal. Este incremento es de una magnitud mayor que la mejora obtenida mediante el diseño de células de memoria específicamente endurecidas frente a radiación, sugiriendo que la reducción de la variabilidad representaría una mayor mejora. ABSTRACT Reliability is becoming the main concern on integrated circuit as the technology goes beyond 22nm. Small imperfections in the device manufacturing result now in important random differences of the devices at electrical level which must be dealt with during the design. New processes and materials, required to allow the fabrication of the extremely short devices, are making new effects appear resulting ultimately on increased static power consumption, or higher vulnerability to radiation SRAMs have become the most vulnerable part of electronic systems, not only they account for more than half of the chip area of nowadays SoCs and microprocessors, but they are critical as soon as different variation sources are regarded, with failures in a single cell making the whole memory fail. This thesis addresses the different challenges that SRAM design has in the smallest technologies. In a common scenario of increasing variability, issues like energy consumption, design aware of the technology and radiation hardening are considered. First, given the increasing magnitude of device variability in the smallest nodes, as well as new sources of variability appearing as a consequence of new devices and shortened lengths, an accurate modeling of the variability is crucial. We propose to extend the injectors method that models variability at circuit level, abstracting its physical sources, to better model sub-threshold slope and drain induced barrier lowering that are gaining importance in FinFET technology. The two new proposed injectors bring an increased accuracy of figures of merit at different abstraction levels of electronic design, at transistor, gate and circuit levels. The mean square error estimating performance and stability metrics of SRAM cells is reduced by at least 1.5 and up to 7.5 while the yield estimation is improved by orders of magnitude. Low power design is a major constraint given the high-growing market of mobile devices that run on battery. It is also relevant because of the increased power densities of nowadays systems, in order to reduce the thermal dissipation and its impact on aging. The traditional approach of reducing the voltage to lower the energy consumption if challenging in the case of SRAMs given the increased impact of process variations at low voltage supplies. We propose a cell design that makes use of negative bit-line write-assist to overcome write failures as the main supply voltage is lowered. Despite using a second power source for the negative bit-line, the design achieves an energy reduction up to 20% compared to a conventional cell. A new metric, the hold trip point has been introduced to deal with new sources of failures to cells using a negative bit-line voltage, as well as an alternative method to estimate cell speed, requiring less simulations. With the continuous reduction of device sizes, new mechanisms need to be included to ease the fabrication process and to meet the performance targets of the successive nodes. As example we can consider the compressive or tensile strains included in FinFET technology, that alter the mobility of the transistors made out of the concerned fins. The effects of these mechanisms are very dependent on the layout, with transistor being affected by their neighbors, and different types of transistors being affected in a different way. We propose to use complementary SRAM cells with pMOS pass-gates in order to reduce the fin length of nMOS devices and achieve long uncut fins for the pMOS devices when the cell is included in its corresponding array. Once Shallow Trench isolation and SiGe stressors are considered the proposed design improves both kinds of transistor, boosting the performance of complementary SRAM cells by more than 10% for a same failure probability and static power consumption, with no area overhead. While radiation has been a traditional concern in space electronics, the small currents and voltages used in the latest nodes are making them more vulnerable to radiation-induced transient noise, even at ground level. Even if SOI or FinFET technologies reduce the amount of energy transferred from the striking particle to the circuit, the important process variation that the smallest nodes will present will affect their radiation hardening capabilities. We demonstrate that process variations can increase the radiation-induced error rate by up to 40% in the 7nm node compared to the nominal case. This increase is higher than the improvement achieved by radiation-hardened cells suggesting that the reduction of process variations would bring a higher improvement.

Output Impedance Correction Circuit (OICC): A New Concept to Improve the Dynamic Response of DC/DC Converters with Additional Energy Path

El desarrollo da las nuevas tecnologías permite a los ingenieros llevar al límite el funcionamiento de los circuitos integrados (Integrated Circuits, IC). Las nuevas generaciones de procesadores, DSPs o FPGAs son capaces de procesar la información a una alta velocidad, con un alto consumo de energía, o esperar en modo de baja potencia con el mínimo consumo posible. Esta gran variación en el consumo de potencia y el corto tiempo necesario para cambiar de un nivel al otro, afecta a las especificaciones del Módulo de Regulador de Tensión (Voltage Regulated Module, VRM) que alimenta al IC. Además, las características adicionales obligatorias, tales como adaptación del nivel de tensión (Adaptive Voltage Positioning, AVP) y escalado dinámico de la tensión (Dynamic Voltage Scaling, DVS), imponen requisitos opuestas en el diseño de la etapa de potencia del VRM. Para poder soportar las altas variaciones de los escalones de carga, el condensador de filtro de salida del VRM se ha de sobredimensionar, penalizando la densidad de energía y el rendimiento durante la operación de DVS. Por tanto, las actuales tendencias de investigación se centran en mejorar la respuesta dinámica del VRM, mientras se reduce el tamaño del condensador de salida. La reducción del condensador de salida lleva a menor coste y una prolongación de la vida del sistema ya que se podría evitar el uso de condensadores voluminosos, normalmente implementados con condensadores OSCON. Una ventaja adicional es que reduciendo el condensador de salida, el DVS se puede realizar más rápido y con menor estrés de la etapa de potencia, ya que la cantidad de carga necesaria para cambiar la tensión de salida es menor. El comportamiento dinámico del sistema con un control lineal (Control Modo Tensión, VMC, o Control Corriente de Pico, Peak Current Mode Control, PCMC,…) está limitado por la frecuencia de conmutación del convertidor y por el tamaño del filtro de salida. La reducción del condensador de salida se puede lograr incrementando la frecuencia de conmutación, así como incrementando el ancho de banda del sistema, y/o aplicando controles avanzados no-lineales. Usando esos controles, las variables del estado se saturan para conseguir el nuevo régimen permanente en un tiempo mínimo, así como el filtro de salida, más específicamente la pendiente de la corriente de la bobina, define la respuesta de la tensión de salida. Por tanto, reduciendo la inductancia de la bobina de salida, la corriente de bobina llega más rápido al nuevo régimen permanente, por lo que una menor cantidad de carga es tomada del condensador de salida durante el tránsito. El inconveniente de esa propuesta es que el rendimiento del sistema es penalizado debido al incremento de pérdidas de conmutación y las corrientes RMS. Para conseguir tanto la reducción del condensador de salida como el alto rendimiento del sistema, mientras se satisfacen las estrictas especificaciones dinámicas, un convertidor multifase es adoptado como estándar para aplicaciones VRM. Para asegurar el reparto de las corrientes entre fases, el convertidor multifase se suele implementar con control de modo de corriente. Para superar la limitación impuesta por el filtro de salida, la segunda posibilidad para reducir el condensador de salida es aplicar alguna modificación topológica (Topologic modifications) de la etapa básica de potencia para incrementar la pendiente de la corriente de bobina y así reducir la duración de tránsito. Como el transitorio se ha reducido, una menor cantidad de carga es tomada del condensador de salida bajo el mismo escalón de la corriente de salida, con lo cual, el condensador de salida se puede reducir para lograr la misma desviación de la tensión de salida. La tercera posibilidad para reducir el condensador de salida del convertidor es introducir un camino auxiliar de energía (additional energy path, AEP) para compensar el desequilibrio de la carga del condensador de salida reduciendo consecuentemente la duración del transitorio y la desviación de la tensión de salida. De esta manera, durante el régimen permanente, el sistema tiene un alto rendimiento debido a que el convertidor principal con bajo ancho de banda es diseñado para trabajar con una frecuencia de conmutación moderada para conseguir requisitos estáticos. Por otro lado, el comportamiento dinámico durante los transitorios es determinado por el AEP con un alto ancho de banda. El AEP puede ser implementado como un camino resistivo, como regulador lineal (Linear regulator, LR) o como un convertidor conmutado. Las dos primeras implementaciones proveen un mayor ancho de banda, acosta del incremento de pérdidas durante el transitorio. Por otro lado, la implementación del convertidor computado presenta menor ancho de banda, limitado por la frecuencia de conmutación, aunque produce menores pérdidas comparado con las dos anteriores implementaciones. Dependiendo de la aplicación, la implementación y la estrategia de control del sistema, hay una variedad de soluciones propuestas en el Estado del Arte (State-of-the-Art, SoA), teniendo diferentes propiedades donde una solución ofrece más ventajas que las otras, pero también unas desventajas. En general, un sistema con AEP ideal debería tener las siguientes propiedades: 1. El impacto del AEP a las pérdidas del sistema debería ser mínimo. A lo largo de la operación, el AEP genera pérdidas adicionales, con lo cual, en el caso ideal, el AEP debería trabajar por un pequeño intervalo de tiempo, solo durante los tránsitos; la otra opción es tener el AEP constantemente activo pero, por la compensación del rizado de la corriente de bobina, se generan pérdidas innecesarias. 2. El AEP debería ser activado inmediatamente para minimizar la desviación de la tensión de salida. Para conseguir una activación casi instantánea, el sistema puede ser informado por la carga antes del escalón o el sistema puede observar la corriente del condensador de salida, debido a que es la primera variable del estado que actúa a la perturbación de la corriente de salida. De esa manera, el AEP es activado con casi cero error de la tensión de salida, logrando una menor desviación de la tensión de salida. 3. El AEP debería ser desactivado una vez que el nuevo régimen permanente es detectado para evitar los transitorios adicionales de establecimiento. La mayoría de las soluciones de SoA estiman la duración del transitorio, que puede provocar un transitorio adicional si la estimación no se ha hecho correctamente (por ejemplo, si la corriente de bobina del convertidor principal tiene un nivel superior o inferior al necesitado, el regulador lento del convertidor principal tiene que compensar esa diferencia una vez que el AEP es desactivado). Otras soluciones de SoA observan las variables de estado, asegurando que el sistema llegue al nuevo régimen permanente, o pueden ser informadas por la carga. 4. Durante el transitorio, como mínimo un subsistema, o bien el convertidor principal o el AEP, debería operar en el lazo cerrado. Implementando un sistema en el lazo cerrado, preferiblemente el subsistema AEP por su ancho de banda elevado, se incrementa la robustez del sistema a los parásitos. Además, el AEP puede operar con cualquier tipo de corriente de carga. Las soluciones que funcionan en el lazo abierto suelen preformar el control de balance de carga con mínimo tiempo, así reducen la duración del transitorio y tienen un impacto menor a las pérdidas del sistema. Por otro lado, esas soluciones demuestran una alta sensibilidad a las tolerancias y parásitos de los componentes. 5. El AEP debería inyectar la corriente a la salida en una manera controlada, así se reduce el riesgo de unas corrientes elevadas y potencialmente peligrosas y se incrementa la robustez del sistema bajo las perturbaciones de la tensión de entrada. Ese problema suele ser relacionado con los sistemas donde el AEP es implementado como un convertidor auxiliar. El convertidor auxiliar es diseñado para una potencia baja, con lo cual, los dispositivos elegidos son de baja corriente/potencia. Si la corriente no es controlada, bajo un pico de tensión de entrada provocada por otro parte del sistema (por ejemplo, otro convertidor conectado al mismo bus), se puede llegar a un pico en la corriente auxiliar que puede causar la perturbación de tensión de salida e incluso el fallo de los dispositivos del convertidor auxiliar. Sin embargo, cuando la corriente es controlada, usando control del pico de corriente o control con histéresis, la corriente auxiliar tiene el control con prealimentación (feed-forward) de tensión de entrada y la corriente es definida y limitada. Por otro lado, si la solución utiliza el control de balance de carga, el sistema puede actuar de forma deficiente si la tensión de entrada tiene un valor diferente del nominal, provocando que el AEP inyecta/toma más/menos carga que necesitada. 6. Escalabilidad del sistema a convertidores multifase. Como ya ha sido comentado anteriormente, para las aplicaciones VRM por la corriente de carga elevada, el convertidor principal suele ser implementado como multifase para distribuir las perdidas entre las fases y bajar el estrés térmico de los dispositivos. Para asegurar el reparto de las corrientes, normalmente un control de modo corriente es usado. Las soluciones de SoA que usan VMC son limitadas a la implementación con solo una fase. Esta tesis propone un nuevo método de control del flujo de energía por el AEP y el convertidor principal. El concepto propuesto se basa en la inyección controlada de la corriente auxiliar al nodo de salida donde la amplitud de la corriente es n-1 veces mayor que la corriente del condensador de salida con las direcciones apropiadas. De esta manera, el AEP genera un condensador virtual cuya capacidad es n veces mayor que el condensador físico y reduce la impedancia de salida. Como el concepto propuesto reduce la impedancia de salida usando el AEP, el concepto es llamado Output Impedance Correction Circuit (OICC) concept. El concepto se desarrolla para un convertidor tipo reductor síncrono multifase con control modo de corriente CMC (incluyendo e implementación con una fase) y puede operar con la tensión de salida constante o con AVP. Además, el concepto es extendido a un convertidor de una fase con control modo de tensión VMC. Durante la operación, el control de tensión de salida de convertidor principal y control de corriente del subsistema OICC están siempre cerrados, incrementando la robustez a las tolerancias de componentes y a los parásitos del cirquito y permitiendo que el sistema se pueda enfrentar a cualquier tipo de la corriente de carga. Según el método de control propuesto, el sistema se puede encontrar en dos estados: durante el régimen permanente, el sistema se encuentra en el estado Idle y el subsistema OICC esta desactivado. Por otro lado, durante el transitorio, el sistema se encuentra en estado Activo y el subsistema OICC está activado para reducir la impedancia de salida. El cambio entre los estados se hace de forma autónoma: el sistema entra en el estado Activo observando la corriente de condensador de salida y vuelve al estado Idle cunado el nuevo régimen permanente es detectado, observando las variables del estado. La validación del concepto OICC es hecha aplicándolo a un convertidor tipo reductor síncrono con dos fases y de 30W cuyo condensador de salida tiene capacidad de 140μF, mientras el factor de multiplicación n es 15, generando en el estado Activo el condensador virtual de 2.1mF. El subsistema OICC es implementado como un convertidor tipo reductor síncrono con PCMC. Comparando el funcionamiento del convertidor con y sin el OICC, los resultados demuestran que se ha logrado una reducción de la desviación de tensión de salida con factor 12, tanto con funcionamiento básico como con funcionamiento AVP. Además, los resultados son comparados con un prototipo de referencia que tiene la misma etapa de potencia y un condensador de salida físico de 2.1mF. Los resultados demuestran que los dos sistemas tienen el mismo comportamiento dinámico. Más aun, se ha cuantificado el impacto en las pérdidas del sistema operando bajo una corriente de carga pulsante y bajo DVS. Se demuestra que el sistema con OICC mejora el rendimiento del sistema, considerando las pérdidas cuando el sistema trabaja con la carga pulsante y con DVS. Por lo último, el condensador de salida de sistema con OICC es mucho más pequeño que el condensador de salida del convertidor de referencia, con lo cual, por usar el concepto OICC, la densidad de energía se incrementa. En resumen, las contribuciones principales de la tesis son: • El concepto propuesto de Output Impedance Correction Circuit (OICC), • El control a nivel de sistema basado en el método usado para cambiar los estados de operación, • La implementación del subsistema OICC en lazo cerrado conjunto con la implementación del convertidor principal, • La cuantificación de las perdidas dinámicas bajo la carga pulsante y bajo la operación DVS, y • La robustez del sistema bajo la variación del condensador de salida y bajo los escalones de carga consecutiva. ABSTRACT Development of new technologies allows engineers to push the performance of the integrated circuits to its limits. New generations of processors, DSPs or FPGAs are able to process information with high speed and high consumption or to wait in low power mode with minimum possible consumption. This huge variation in power consumption and the short time needed to change from one level to another, affect the specifications of the Voltage Regulated Module (VRM) that supplies the IC. Furthermore, additional mandatory features, such as Adaptive Voltage Positioning (AVP) and Dynamic Voltage Scaling (DVS), impose opposite trends on the design of the VRM power stage. In order to cope with high load-step amplitudes, the output capacitor of the VRM power stage output filter is drastically oversized, penalizing power density and the efficiency during the DVS operation. Therefore, the ongoing research trend is directed to improve the dynamic response of the VRM while reducing the size of the output capacitor. The output capacitor reduction leads to a smaller cost and longer life-time of the system since the big bulk capacitors, usually implemented with OSCON capacitors, may not be needed to achieve the desired dynamic behavior. An additional advantage is that, by reducing the output capacitance, dynamic voltage scaling (DVS) can be performed faster and with smaller stress on the power stage, since the needed amount of charge to change the output voltage is smaller. The dynamic behavior of the system with a linear control (Voltage mode control, VMC, Peak Current Mode Control, PCMC,…) is limited by the converter switching frequency and filter size. The reduction of the output capacitor can be achieved by increasing the switching frequency of the converter, thus increasing the bandwidth of the system, and/or by applying advanced non-linear controls. Applying nonlinear control, the system variables get saturated in order to reach the new steady-state in a minimum time, thus the output filter, more specifically the output inductor current slew-rate, determines the output voltage response. Therefore, by reducing the output inductor value, the inductor current reaches faster the new steady state, so a smaller amount of charge is taken from the output capacitor during the transient. The drawback of this approach is that the system efficiency is penalized due to increased switching losses and RMS currents. In order to achieve both the output capacitor reduction and high system efficiency, while satisfying strict dynamic specifications, a Multiphase converter system is adopted as a standard for VRM applications. In order to ensure the current sharing among the phases, the multiphase converter is usually implemented with current mode control. In order to overcome the limitation imposed by the output filter, the second possibility to reduce the output capacitor is to apply Topologic modifications of the basic power stage topology in order to increase the slew-rate of the inductor current and, therefore, reduce the transient duration. Since the transient is reduced, smaller amount of charge is taken from the output capacitor under the same load current, thus, the output capacitor can be reduced to achieve the same output voltage deviation. The third possibility to reduce the output capacitor of the converter is to introduce an additional energy path (AEP) to compensate the charge unbalance of the output capacitor, consequently reducing the transient time and output voltage deviation. Doing so, during the steady-state operation the system has high efficiency because the main low-bandwidth converter is designed to operate at moderate switching frequency, to meet the static requirements, whereas the dynamic behavior during the transients is determined by the high-bandwidth auxiliary energy path. The auxiliary energy path can be implemented as a resistive path, as a Linear regulator, LR, or as a switching converter. The first two implementations provide higher bandwidth, at the expense of increasing losses during the transient. On the other hand, the switching converter implementation presents lower bandwidth, limited by the auxiliary converter switching frequency, though it produces smaller losses compared to the two previous implementations. Depending on the application, the implementation and the control strategy of the system, there is a variety of proposed solutions in the State-of-the-Art (SoA), having different features where one solution offers some advantages over the others, but also some disadvantages. In general, an ideal additional energy path system should have the following features: 1. The impact on the system losses should be minimal. During its operation, the AEP generates additional losses, thus ideally, the AEP should operate for a short period of time, only when the transient is occurring; the other option is to have the AEP constantly on, but due to the inductor current ripple compensation at the output, unnecessary losses are generated. 2. The AEP should be activated nearly instantaneously to prevent bigger output voltage deviation. To achieve near instantaneous activation, the converter system can be informed by the load prior to the load-step or the system can observe the output capacitor current, which is the first system state variable that reacts on the load current perturbation. In this manner, the AEP is turned on with near zero output voltage error, providing smaller output voltage deviation. 3. The AEP should be deactivated once the new steady state is reached to avoid additional settling transients. Most of the SoA solutions estimate duration of the transient which may cause additional transient if the estimation is not performed correctly (e.g. if the main converter inductor current has higher or lower value than needed, the slow regulator of the main converter needs to compensate the difference after the AEP is deactivated). Other SoA solutions are observing state variables, ensuring that the system reaches the new steady state or they are informed by the load. 4. During the transient, at least one subsystem, either the main converter or the AEP, should be in closed-loop. Implementing a closed loop system, preferably the AEP subsystem, due its higher bandwidth, increases the robustness under system tolerances and circuit parasitic. In addition, the AEP can operate with any type of load. The solutions that operate in open loop usually perform minimum time charge balance control, thus reducing the transient length and minimizing the impact on the losses, however they are very sensitive to tolerances and parasitics. 5. The AEP should inject current at the output in a controlled manner, thus reducing the risk of high and potentially damaging currents and increasing robustness on the input voltage deviation. This issue is mainly related to the systems where AEP is implemented as auxiliary converter. The auxiliary converter is designed for small power and, as such, the MOSFETs are rated for small power/currents. If the current is not controlled, due to the some unpredicted spike in input voltage caused by some other part of the system (e.g. different converter), it may lead to a current spike in auxiliary current which will cause the perturbation of the output voltage and even failure of the switching components of auxiliary converter. In the case when the current is controlled, using peak CMC or Hysteretic Window CMC, the auxiliary converter has inherent feed-forwarding of the input voltage in current control and the current is defined and limited. Furthermore, if the solution employs charge balance control, the system may perform poorly if the input voltage has different value than the nominal, causing that AEP injects/extracts more/less charge than needed. 6. Scalability of the system to multiphase converters. As commented previously, in VRM applications, due to the high load currents, the main converters are implemented as multiphase to redistribute losses among the modules, lowering temperature stress of the components. To ensure the current sharing, usually a Current Mode Control (CMC) is employed. The SoA solutions that are implemented with VMC are limited to a single stage implementation. This thesis proposes a novel control method of the energy flow through the AEP and the main converter system. The proposed concept relays on a controlled injection of the auxiliary current at the output node where the instantaneous current value is n-1 times bigger than the output capacitor current with appropriate directions. Doing so, the AEP creates an equivalent n times bigger virtual capacitor at the output, thus reducing the output impedance. Due to the fact that the proposed concept reduces the output impedance using the AEP, it has been named the Output Impedance Correction Circuit (OICC) concept. The concept is developed for a multiphase CMC synchronous buck converter (including a single phase implementation), operating with a constant output voltage and with AVP feature. Further, it is extended to a single phase VMC synchronous buck converter. During the operation, the main converter voltage loop and the OICC subsystem capacitor current loop is constantly closed, increasing the robustness under system tolerances and circuit parasitic and allowing the system to operate with any load-current shape or pattern. According to the proposed control method, the system operates in two states: during the steady-state the system is in the Idle state and the OICC subsystem is deactivated, while during the load-step transient the system is in the Active state and the OICC subsystem is activated in order to reduce the output impedance. The state changes are performed autonomously: the system enters in the Active state by observing the output capacitor current and it returns back to the Idle state when the steady-state operation is detected by observing the state variables. The validation of the OICC concept has been done by applying it to a 30W two phase synchronous buck converter with 140μF output capacitor and with the multiplication factor n equal to 15, generating during the Active state equivalent output capacitor of 2.1mF. The OICC subsystem is implemented as single phase PCMC synchronous buck converter. Comparing the converter operation with and without the OICC the results demonstrate that the 12 times reduction of the output voltage deviation is achieved, for both basic operation and for the AVP operation. Furthermore, the results have been compared to a reference prototype which has the same power stage and a fiscal output capacitor of 2.1mF. The results show that the two systems have the same dynamic behavior. Moreover, an impact on the system losses under the pulsating load and DVS operation has been quantified and it has been demonstrated that the OICC system has improved the system efficiency, considering the losses when the system operates with the pulsating load and the DVS operation. Lastly, the output capacitor of the OICC system is much smaller than the reference design output capacitor, therefore, by applying the OICC concept the power density can be increased. In summary, the main contributions of the thesis are: • The proposed Output Impedance Correction Circuit (OICC) concept, • The system level control based on the used approach to change the states of operation, • The OICC subsystem closed-loop implementation, together with the main converter implementation, • The dynamic losses under the pulsating load and the DVS operation quantification, and • The system robustness on the capacitor impedance variation and consecutive load-steps.

Plataformas experimentales para la formación en el área de la electrónica en entornos de e-learning

El campo de estudio relacionado con los laboratorios remotos en el ámbito educativo de las ciencias y la ingeniería está sufriendo una notable expansión ante la necesidad de adaptar los procesos de aprendizaje en dichas áreas a las características y posibilidades de la formación online. Muchos de los recursos educativos basados en esta tecnología, existentes en la actualidad, presentan ciertas limitaciones que impiden alcanzar las competencias que se deben adquirir en los laboratorios de ingeniería. Estas limitaciones están relacionadas con diferentes aspectos de carácter técnico y formativo. A nivel técnico las limitaciones principales se centran en el grado de versatilidad que son capaces de proporcionar comparado con el que se dispone en un laboratorio tradicional y en el modo de interacción del usuario, que provoca que el estudiante no distinga claramente si está realizando acciones sobre sistemas reales o simulaciones. A nivel formativo las limitaciones detectadas son relevantes para poder alcanzar un aprendizaje significativo. En concreto están relacionadas principalmente con un escaso sentimiento de inmersión, una reducida sensación de realismo respecto a las operaciones que se realizan o la limitada posibilidad de realizar actividades de forma colaborativa. La aparición de nuevas tecnologías basadas en entornos inmersivos, unida a los avances producidos relacionados con el aumento de la capacidad gráfica de los ordenadores y del ancho de banda de acceso a Internet, han hecho factible que las limitaciones comentadas anteriormente puedan ser superadas gracias al desarrollo de nuevos recursos de aprendizaje surgidos de la fusión de laboratorios remotos y mundos virtuales 3D. Esta tesis doctoral aborda un trabajo de investigación centrado en proponer un modelo de plataformas experimentales, basado en la fusión de las dos tecnologías mencionadas, que permita generar recursos educativos online que faciliten la adquisición de competencias prácticas similares a las que se consiguen en un laboratorio tradicional vinculado a la enseñanza de la electrónica. El campo de aplicación en el que se ha focalizado el trabajo realizado se ha centrado en el área de la electrónica aunque los resultados de la investigación realizada se podrían adaptar fácilmente a otras disciplinas de la ingeniería. Fruto del trabajo realizado en esta tesis es el desarrollo de la plataforma eLab3D, basada en el modelo de plataformas experimentales propuesto, y la realización de dos estudios empíricos llevados a cabo con estudiantes de grado en ingeniería, muy demandados por la comunidad investigadora. Por un lado, la plataforma eLab3D, que permite llevar a cabo de forma remota actividades prácticas relacionadas con el diseño, montaje y prueba de circuitos electrónicos analógicos, aporta como novedad un dispositivo hardware basado en un sistema de conmutación distribuido. Dicho sistema proporciona un nivel de versatilidad muy elevado, a nivel de configuración de circuitos y selección de puntos de medida, que hace posible la realización de acciones similares a las que se llevan a cabo en los laboratorios presenciales. Por otra parte, los estudios empíricos realizados, que comparaban la eficacia educativa de una metodología de aprendizaje online, basada en el uso de la plataforma eLab3D, con la conseguida siguiendo una metodología clásica en los laboratorios tradicionales, mostraron que no se detectaron diferencias significativas en el grado de adquisición de los resultados de aprendizaje entre los estudiantes que utilizaron la plataforma eLab3D y los que asistieron a los laboratorios presenciales. Por último, hay que destacar dos aspectos relevantes relacionados directamente con esta tesis. En primer lugar, los resultados obtenidos en las experiencias educativas llevadas a cabo junto a valoraciones obtenidas por el profesorado que ha colaborado en las mismas han sido decisivos para que la plataforma eLab3D se haya integrado como recurso complementario de aprendizaje en titulaciones de grado de ingeniería de la Universidad Politécnica de Madrid. En segundo lugar, el modelo de plataformas experimentales que se ha propuesto en esta tesis, analizado por investigadores vinculados a proyectos en el ámbito de la fusión nuclear, ha sido tomado como referencia para generar nuevas herramientas de formación en dicho campo. ABSTRACT The field of study of remote laboratories in sciences and engineering educational disciplines is undergoing a remarkable expansion given the need to adapt the learning processes in the aforementioned areas to the characteristics and possibilities of online education. Several of the current educational resources based on this technology have certain limitations that prevent from reaching the required competencies in engineering laboratories. These limitations are related to different aspects of technical and educational nature. At the technical level, they are centered on the degree of versatility they are able to provide compared to a traditional laboratory and in the way the user interacts with them, which causes the student to not clearly distinguish if actions are being performed over real systems or over simulations. At the educational level, the detected limitations are relevant in order to reach a meaningful learning. In particular, they are mainly related to a scarce immersion feeling, a reduced realism sense regarding the operations performed or the limited possibility to carry out activities in a collaborative way. The appearance of new technologies based on immersive environments, together with the advances in graphical computer capabilities and Internet bandwidth access, have made the previous limitations feasible to be overcome thanks to the development of new learning resources that arise from merging remote laboratories and 3D virtual worlds. This PhD thesis tackles a research work focused on the proposal of an experimental platform model, based on the fusion of both mentioned technologies, which allows for generating online educational resources that facilitate the acquisition of practical competencies similar to those obtained in a traditional electronics laboratory. The application field, in which this work is focused, is electronics, although the research results could be easily adapted to other engineering disciplines. A result of this work is the development of eLab3D platform, based on the experimental platform model proposed, and the realization of two empirical studies with undergraduate students, highly demanded by research community. On one side, eLab3D platform, which allows to accomplish remote practical activities related to the design, assembling and test of analog electronic circuits, provides, as an original contribution, a hardware device based on a distributed switching system. This system offers a high level of versatility, both at the circuit configuration level and at the selection of measurement points, which allows for doing similar actions to those conducted in hands-on laboratories. On the other side, the empirical studies carried out, which compare the educational efficiency of an online learning methodology based on the use of eLab3D platform with that obtained following a classical methodology in traditional laboratories, shows that no significant differences in the acquired degree of learning outcomes among the students that used eLab3D platform and those that attended hands-on laboratories were detected. Finally, it is important to highlight two relevant aspects directly related with this thesis work. First of all, the results obtained in the educational experiences conducted, along with the assessment from the faculty that has collaborated in them, have been decisive to integrate eLab3D platform as a supplementary learning resource in engineering degrees at Universidad Politecnica de Madrid. Secondly, the experimental platform model originally proposed in this thesis, which has been analysed by nuclear fusion researchers, has been taken as a reference to generate new educational tools in that field.

Juego de gestión económico-deportiva de fórmula 1 para Android

Formula Racing Team Manager (FRTM) se trata de un juego de un solo jugador, para Android, donde el jugador tendrá como objetivo principal ascender desde la quinta división inicial hasta la primera y lograr allí ganar la clasificación por equipos ante 19 equipos manejados por el sistema. Por el camino tendrá que gestionar una gran cantidad de tareas distintas en el juego, desde la gestión del equipo en sí a la gestión estratégica de las carreras. Para conseguir el objetivo será básico lograr una buena gestión económica, la fuente principal de ganancias son los patrocinadores, pudiendo contar con un total de cuatro simultáneamente. El dinero conseguido se utilizará en mejorar el equipo (empleados, coche y pilotos) lo máximo posible para conseguir mejores resultados en carrera. Hay una gran cantidad de circuitos disponibles, todos reales, combinando circuitos históricos del calendario de Fórmula 1 con actuales y con circuitos otros populares en otras categorías (a destacar la inclusión de carreras de resistencia como las 500 millas de Indianápolis o las 24 horas de Le Mans). Será importante entender bien los parámetros de cada circuito para lograr un buen resultado en todos ellos. La temporada se divide en 20 grandes premios, formado cada uno por tres sesiones (entrenamientos, clasificación y carrera). En los entrenamientos el jugador podrá, durante dos horas, dar todas las vueltas que cree oportuno hasta que su tiempo se agote, para encontrar así la mejor configuración posible para el coche, y obtener los datos de consumos y desgastes que encuentre necesarios para emplearlos en carrera. En la sesión de clasificación (separada en tres rondas), se decidirán las posiciones de salida en carrera Antes de la carrera el jugador deberá decidir qué estrategia utilizar en ella, escogiendo la configuración del coche, los compuestos de neumáticos y las cargas de combustible a utilizar en cada parada. Durante la carrera también podrá cambiar ciertos parámetros en caso de que la situación de carrera no se adapte a sus expectativas, teniendo así un control total de lo sucedido en carrera, como si de un director deportivo de un equipo real de Fórmula 1 se tratase. Durante la carrera, se irán simulando las vueltas cuando el jugador así lo desee y lo indique mediante un reproductor disponible. Posteriormente, al terminar la carrera volverá a predominar la gestión económica del equipo por parte del jugador, teniendo que controlar los desgastes de cada una de las diez piezas distintas del coche para evitar roturas, y volviendo a poder entrenar a pilotos y empleados. El juego está disponible tanto en español como en inglés. ABSTRACT. Formula Racing Team Manager (FRTM) is a single player game, for Android, where the player has the main objective of promoting from the initial fifth division to the first one, and winning there the championship against 19 teams managed by the system. On the way, the player will have to manage a different number of tasks in the game, from the team management to the race strategic management. To complete that objective a basic key is to achieve a good economic management, the main source of incomes are the sponsors; being able to have a total of four at the same time. The money received will have to be spent on improving the team (staff, car and drivers) the best as possible to try to achieve even better race results. There are a lot of available circuits throughout the game, all of them real, combining some historical from Formula 1 calendar with actual ones, and also with some popular circuits from other categories (to highlight the inclusion of endurance races like the 500miles from Indianapolis and the 24 hours of Le Mans). It will be basic to fully understand the parameters from each circuit to achieve a good result in all of them. The season is divided in 20 Grand Prix, every one of them composed by three sessions (free practice, qualifying and race). In the Free Practice session the player will get the chance to driver all the laps he can in two hours, to try to get the best possible setup for the car and to obtain data from tyres wear and fuel consumption. On the qualifying session (composed by three rounds), the starting grid for the race will be decided. Before the race, the player will have to choose the strategy to use, deciding the car setup, the tyres compound and the fuel inputs for every pit stop to do. Also, throughout the race, the player will get the chance to change some parameters of that strategy in case of the race not going as expected. On the race, every lap will be simulated when the player decides. And, after the race is finished, the player will have to work again on the economy and team management, controlling the wear of every car part to avoid malfunctions, and being able to train drivers and staff. The game is available in both spanish and english.

High sensitivity biosensors based on shear mode AIN resonators for in liquid operation

El diagnóstico y detección temprana de enfermedades son clave para reducir la tasa de mortalidad, las hospitalizaciones de larga duración y el desaprovechamiento de recursos. En los últimos años se ha impulsado, mediante un aumento de la financiación, el desarrollo de nuevos biosensores de bajo coste capaces de detectar y cuantificar cantidades muy pequeñas de especies biológicas de una forma barata y sencilla. El trabajo presentado en esta Tesis Doctoral describe la investigación llevada a cabo en el desarrollo de sensores gravimétricos basados en resonadores de ondas acústicas de volumen (BAW) de estructura maciza (SMR). Los dispositivos emplean películas delgadas de A1N como material piezoeléctrico y operan en modo de cizalladura, para así poder detectar especies biológicas en medio líquido. El principio de funcionamiento de estos sensores se basa en la variación que experimenta la frecuencia de resonancia al quedar una pequeña masa adherida a su superficie. Necesitan operar en modo de cizalladura para que su resonancia no se atenúe al trabajar en medio líquido, así como ofrecer una superficie capaz de ser funcionalizada específicamente para la especie biológica a detectar. El reto planteado en esta tesis requiere un acercamiento pluridisciplinar al problema que incluye el estudio de los diferentes materiales que constituyen la estructura multicapa que forma un SMR, el diseño y fabricación del dispositivo y del sistema de fluídica, la funcionalización bioquímica de la superficie del sensor, la demostración de la capacidad de detección de especies biológicas y finalmente el diseño y fabricación de la electrónica asociada para la detección de la señal eléctrica. Todas esas tareas han sido abordadas en las distintas etapas del desarrollo de esta tesis y las contribuciones más relevantes se describen en el documento. En el campo de desarrollo de los materiales, se propone un proceso en dos etapas para la pulverización reactiva de capas de A1N que contengan microcristales inclinados capaces de excitar el modo de cizalladura. Se caracteriza la velocidad acústica del modo de cizalladura en todos los materiales que componen la estructura, con el fin de poder obtener un diseño más adecuado del reflector acústico. Se propone un nuevo tipo de material aislante de alta impedancia acústica consistente en capas de W03 pulverizadas que presenta ciertas ventajas tecnológicas frente a las capas convencionales de Ta205. Respecto del diseño del transductor, se estudia la influencia que tienen los con tactos eléctricos extendidos del resonador necesarios para poder adaptar el sistema de fluídica a la estructura. Los resultados indican que es necesario trabajar sobre sustratos aislantes (tanto el soporte como el espejo acústico) para evitar efectos parásitos asociados al uso de capas metálicas bajo los electrodos del resonador que dañan su resonancia. Se analiza la influencia de las diferentes capas del dispositivo en el coeficiente de temperatura de la frecuencia (TCF) del resonador llegando a la conclusión de que las dos últimas capas del reflector acústico afectan significativamente al TCF del SMR, pudiendo reducirse ajusfando adecuadamente sus espesores. De acuerdo con los resultados de estos estudios, se han diseñado finalmente resonadores SMR operando a f .3 GHz en modo de cizalladura, con un área activa de 65000 /xm2, contactos eléctricos que se extienden f .7 mm y factores de calidad en líquido de f 50. Las extensiones eléctricas permiten adaptar el resonador a un sistema de fluídica de metacrilato. Para la detección de especies biológicas se realiza un montaje experimental que permite circular 800 ¡A por la superficie del sensor a través de un circuito cerrado que trabaja a volumen constante. La circulación de soluciones iónicas sobre el sensor descubierto pone de manifiesto que las altas frecuencias de operación previenen los cortocircuitos y por tanto el aislamiento de los electrodos es prescindible. Se desarrolla un protocolo ad-hoc de funcionalización basado en el proceso estándar APTESGlutaraldehído. Se proponen dos alternativas novedosas para la funcionalización de las áreas activas del sensor basadas en el uso de capas de oxidación de Ir02 y su activación a través de un plasma de oxígeno que no daña al dispositivo. Ambos procesos contribuyen a simplificar notablemente la funcionalización de los sensores gravimétricos. Se utilizan anticuerpos y aptámeros como receptores para detectar trombina, anticuerpo monoclonal IgG de ratón y bacteria sonicadas. Una calibración preliminar del sensor con depósitos de capas finas de Si02 de densidad y espesor conocidos permite obtener una sensibilidad de 1800 kHz/pg-cm2 y un límite de detección of 4.2 pg. Finalmente se propone el prototipo de un circuito electrónico de excitación y lectura de bajo coste diseñado empleando teoría de circuitos de microondas. Aunque su diseño y funcionamiento admite mejoras, constituye la última etapa de un sistema completo de bajo coste para el diagnóstico de especies biológicas basado en resonadores SMR de A1N. ABSTRACT Early diagnosis and detection of diseases are essential for reducing mortality rate and preventing long-term hospitalization and waste of resources. These requirements have boosted the efforts and funding on the research of accurate and reliable means for detection and quantification of biological species, also known as biosensors. The work presented in this thesis describes the development and fabrication of gravimetric biosensors based on piezoelectric AlN bulk acoustic wave (BAW) solidly mounted resonators (SMRs) for detection of biological species in liquid media. These type of devices base their sensing principles in the variation that their resonant frequency suffers when a mass is attached to their surface. They need to operate in the shear mode to maintain a strong resonance in liquid and an adequate functionalisation of their sensing area to guarantee that only the targeted molecules cause the shift. The challenges that need to be overcome to achieve piezoelectric BAW resonators for high sensitivity detection in fluids require a multidisciplinary approach, that include the study of the materials involved, the design of the device and the fluidic system, the biochemical functionalisation of the active area, the experimental proof-of-concept with different target species and the design of an electronic readout circuit. All this tasks have been tackled at different stages of the thesis and the relevant contributions are described in the document. In the field of materials, a two-stage sputtering deposition process has been developed to obtain good-quality AlN films with uniformly tilted grains required to excite the shear mode. The shear acoustic velocities of the materials composing the acoustic reflector have been accurately studied to ensure an optimum design of the reflector stack. WO3 sputtered films have been proposed as high acoustic impedance material for insulating acoustic reflectors. They display several technological advantages for the processing of the resonators. Regarding the design, a study of the influence of the electrical extensions necessary to fit a fluidic system on the performance of the devices has been performed. The results indicate that high resistivity substrates and insulating reflectors are necessary to avoid the hindering of the resonance due to the parasitic effects induced by the extensions. The influence of the different layers of the stack on the resultant TCF of the SMRs has also been investigated. The two layers of the reflector closer to the piezoelectric layer have a significant influence on the TCF, which can be reduced by modifying their thicknesses accordingly. The data provided by these studies has led to the final design of the devices, which operate at 1.3 GHz in the shear mode and display an active area of 65000 /xm2 and electrical extensions of 1.7 mm while keeping a Qahear=150 in liquid. The extensions enable to fit a custom-made fluidic system made of methacrylate. To perform the biosensing experiments, an experimental setup with a liquid closed circuit operating at constant flow has been developed. Buffers of ionic characteristics have been tested on non-isolated devices, revealing that high operation frequencies prevent the risk of short circuit. An ad-hoc functionalisation protocol based on the standard APTES - Glutaraldehyde process has been developed. It includes two new processes that simplify the fabrication of the transducers: the use of IrO2 as oxidation layer and its functionalisation through an O2 plasma treatment that does not damage the resonators. Both antibodies and aptamers are used as receptors. In liquid sensing proof-of-concept experiments with thrombin, IgG mouse monoclonal antibody and sonicated bacteria have been displayed. A preliminary calibration of the devices using SiO2 layers reveals a sensitivity of 1800 kHz/pg-cm2 and a limit of detection of 4.2 pg. Finally, a first prototype of a low-cost electronic readout circuit designed using a standard microwave approach has been developed. Although its performance can be significantly improved, it is an effective first approach to the final stage of a portable low-cost diagnostic system based on shear mode AlN SMRs.

Parametric and structural self-adaptation of embedded systems using evolvable hardware

Los sistemas empotrados han sido concebidos tradicionalmente como sistemas de procesamiento específicos que realizan una tarea fija durante toda su vida útil. Para cumplir con requisitos estrictos de coste, tamaño y peso, el equipo de diseño debe optimizar su funcionamiento para condiciones muy específicas. Sin embargo, la demanda de mayor versatilidad, un funcionamiento más inteligente y, en definitiva, una mayor capacidad de procesamiento comenzaron a chocar con estas limitaciones, agravado por la incertidumbre asociada a entornos de operación cada vez más dinámicos donde comenzaban a ser desplegados progresivamente. Esto trajo como resultado una necesidad creciente de que los sistemas pudieran responder por si solos a eventos inesperados en tiempo diseño tales como: cambios en las características de los datos de entrada y el entorno del sistema en general; cambios en la propia plataforma de cómputo, por ejemplo debido a fallos o defectos de fabricación; y cambios en las propias especificaciones funcionales causados por unos objetivos del sistema dinámicos y cambiantes. Como consecuencia, la complejidad del sistema aumenta, pero a cambio se habilita progresivamente una capacidad de adaptación autónoma sin intervención humana a lo largo de la vida útil, permitiendo que tomen sus propias decisiones en tiempo de ejecución. Éstos sistemas se conocen, en general, como sistemas auto-adaptativos y tienen, entre otras características, las de auto-configuración, auto-optimización y auto-reparación. Típicamente, la parte soft de un sistema es mayoritariamente la única utilizada para proporcionar algunas capacidades de adaptación a un sistema. Sin embargo, la proporción rendimiento/potencia en dispositivos software como microprocesadores en muchas ocasiones no es adecuada para sistemas empotrados. En este escenario, el aumento resultante en la complejidad de las aplicaciones está siendo abordado parcialmente mediante un aumento en la complejidad de los dispositivos en forma de multi/many-cores; pero desafortunadamente, esto hace que el consumo de potencia también aumente. Además, la mejora en metodologías de diseño no ha sido acorde como para poder utilizar toda la capacidad de cómputo disponible proporcionada por los núcleos. Por todo ello, no se están satisfaciendo adecuadamente las demandas de cómputo que imponen las nuevas aplicaciones. La solución tradicional para mejorar la proporción rendimiento/potencia ha sido el cambio a unas especificaciones hardware, principalmente usando ASICs. Sin embargo, los costes de un ASIC son altamente prohibitivos excepto en algunos casos de producción en masa y además la naturaleza estática de su estructura complica la solución a las necesidades de adaptación. Los avances en tecnologías de fabricación han hecho que la FPGA, una vez lenta y pequeña, usada como glue logic en sistemas mayores, haya crecido hasta convertirse en un dispositivo de cómputo reconfigurable de gran potencia, con una cantidad enorme de recursos lógicos computacionales y cores hardware empotrados de procesamiento de señal y de propósito general. Sus capacidades de reconfiguración han permitido combinar la flexibilidad propia del software con el rendimiento del procesamiento en hardware, lo que tiene la potencialidad de provocar un cambio de paradigma en arquitectura de computadores, pues el hardware no puede ya ser considerado más como estático. El motivo es que como en el caso de las FPGAs basadas en tecnología SRAM, la reconfiguración parcial dinámica (DPR, Dynamic Partial Reconfiguration) es posible. Esto significa que se puede modificar (reconfigurar) un subconjunto de los recursos computacionales en tiempo de ejecución mientras el resto permanecen activos. Además, este proceso de reconfiguración puede ser ejecutado internamente por el propio dispositivo. El avance tecnológico en dispositivos hardware reconfigurables se encuentra recogido bajo el campo conocido como Computación Reconfigurable (RC, Reconfigurable Computing). Uno de los campos de aplicación más exóticos y menos convencionales que ha posibilitado la computación reconfigurable es el conocido como Hardware Evolutivo (EHW, Evolvable Hardware), en el cual se encuentra enmarcada esta tesis. La idea principal del concepto consiste en convertir hardware que es adaptable a través de reconfiguración en una entidad evolutiva sujeta a las fuerzas de un proceso evolutivo inspirado en el de las especies biológicas naturales, que guía la dirección del cambio. Es una aplicación más del campo de la Computación Evolutiva (EC, Evolutionary Computation), que comprende una serie de algoritmos de optimización global conocidos como Algoritmos Evolutivos (EA, Evolutionary Algorithms), y que son considerados como algoritmos universales de resolución de problemas. En analogía al proceso biológico de la evolución, en el hardware evolutivo el sujeto de la evolución es una población de circuitos que intenta adaptarse a su entorno mediante una adecuación progresiva generación tras generación. Los individuos pasan a ser configuraciones de circuitos en forma de bitstreams caracterizados por descripciones de circuitos reconfigurables. Seleccionando aquellos que se comportan mejor, es decir, que tienen una mejor adecuación (o fitness) después de ser evaluados, y usándolos como padres de la siguiente generación, el algoritmo evolutivo crea una nueva población hija usando operadores genéticos como la mutación y la recombinación. Según se van sucediendo generaciones, se espera que la población en conjunto se aproxime a la solución óptima al problema de encontrar una configuración del circuito adecuada que satisfaga las especificaciones. El estado de la tecnología de reconfiguración después de que la familia de FPGAs XC6200 de Xilinx fuera retirada y reemplazada por las familias Virtex a finales de los 90, supuso un gran obstáculo para el avance en hardware evolutivo; formatos de bitstream cerrados (no conocidos públicamente); dependencia de herramientas del fabricante con soporte limitado de DPR; una velocidad de reconfiguración lenta; y el hecho de que modificaciones aleatorias del bitstream pudieran resultar peligrosas para la integridad del dispositivo, son algunas de estas razones. Sin embargo, una propuesta a principios de los años 2000 permitió mantener la investigación en el campo mientras la tecnología de DPR continuaba madurando, el Circuito Virtual Reconfigurable (VRC, Virtual Reconfigurable Circuit). En esencia, un VRC en una FPGA es una capa virtual que actúa como un circuito reconfigurable de aplicación específica sobre la estructura nativa de la FPGA que reduce la complejidad del proceso reconfiguración y aumenta su velocidad (comparada con la reconfiguración nativa). Es un array de nodos computacionales especificados usando descripciones HDL estándar que define recursos reconfigurables ad-hoc: multiplexores de rutado y un conjunto de elementos de procesamiento configurables, cada uno de los cuales tiene implementadas todas las funciones requeridas, que pueden seleccionarse a través de multiplexores tal y como ocurre en una ALU de un microprocesador. Un registro grande actúa como memoria de configuración, por lo que la reconfiguración del VRC es muy rápida ya que tan sólo implica la escritura de este registro, el cual controla las señales de selección del conjunto de multiplexores. Sin embargo, esta capa virtual provoca: un incremento de área debido a la implementación simultánea de cada función en cada nodo del array más los multiplexores y un aumento del retardo debido a los multiplexores, reduciendo la frecuencia de funcionamiento máxima. La naturaleza del hardware evolutivo, capaz de optimizar su propio comportamiento computacional, le convierten en un buen candidato para avanzar en la investigación sobre sistemas auto-adaptativos. Combinar un sustrato de cómputo auto-reconfigurable capaz de ser modificado dinámicamente en tiempo de ejecución con un algoritmo empotrado que proporcione una dirección de cambio, puede ayudar a satisfacer los requisitos de adaptación autónoma de sistemas empotrados basados en FPGA. La propuesta principal de esta tesis está por tanto dirigida a contribuir a la auto-adaptación del hardware de procesamiento de sistemas empotrados basados en FPGA mediante hardware evolutivo. Esto se ha abordado considerando que el comportamiento computacional de un sistema puede ser modificado cambiando cualquiera de sus dos partes constitutivas: una estructura hard subyacente y un conjunto de parámetros soft. De esta distinción, se derivan dos lineas de trabajo. Por un lado, auto-adaptación paramétrica, y por otro auto-adaptación estructural. El objetivo perseguido en el caso de la auto-adaptación paramétrica es la implementación de técnicas de optimización evolutiva complejas en sistemas empotrados con recursos limitados para la adaptación paramétrica online de circuitos de procesamiento de señal. La aplicación seleccionada como prueba de concepto es la optimización para tipos muy específicos de imágenes de los coeficientes de los filtros de transformadas wavelet discretas (DWT, DiscreteWavelet Transform), orientada a la compresión de imágenes. Por tanto, el objetivo requerido de la evolución es una compresión adaptativa y más eficiente comparada con los procedimientos estándar. El principal reto radica en reducir la necesidad de recursos de supercomputación para el proceso de optimización propuesto en trabajos previos, de modo que se adecúe para la ejecución en sistemas empotrados. En cuanto a la auto-adaptación estructural, el objetivo de la tesis es la implementación de circuitos auto-adaptativos en sistemas evolutivos basados en FPGA mediante un uso eficiente de sus capacidades de reconfiguración nativas. En este caso, la prueba de concepto es la evolución de tareas de procesamiento de imagen tales como el filtrado de tipos desconocidos y cambiantes de ruido y la detección de bordes en la imagen. En general, el objetivo es la evolución en tiempo de ejecución de tareas de procesamiento de imagen desconocidas en tiempo de diseño (dentro de un cierto grado de complejidad). En este caso, el objetivo de la propuesta es la incorporación de DPR en EHW para evolucionar la arquitectura de un array sistólico adaptable mediante reconfiguración cuya capacidad de evolución no había sido estudiada previamente. Para conseguir los dos objetivos mencionados, esta tesis propone originalmente una plataforma evolutiva que integra un motor de adaptación (AE, Adaptation Engine), un motor de reconfiguración (RE, Reconfiguration Engine) y un motor computacional (CE, Computing Engine) adaptable. El el caso de adaptación paramétrica, la plataforma propuesta está caracterizada por: • un CE caracterizado por un núcleo de procesamiento hardware de DWT adaptable mediante registros reconfigurables que contienen los coeficientes de los filtros wavelet • un algoritmo evolutivo como AE que busca filtros wavelet candidatos a través de un proceso de optimización paramétrica desarrollado específicamente para sistemas caracterizados por recursos de procesamiento limitados • un nuevo operador de mutación simplificado para el algoritmo evolutivo utilizado, que junto con un mecanismo de evaluación rápida de filtros wavelet candidatos derivado de la literatura actual, asegura la viabilidad de la búsqueda evolutiva asociada a la adaptación de wavelets. En el caso de adaptación estructural, la plataforma propuesta toma la forma de: • un CE basado en una plantilla de array sistólico reconfigurable de 2 dimensiones compuesto de nodos de procesamiento reconfigurables • un algoritmo evolutivo como AE que busca configuraciones candidatas del array usando un conjunto de funcionalidades de procesamiento para los nodos disponible en una biblioteca accesible en tiempo de ejecución • un RE hardware que explota la capacidad de reconfiguración nativa de las FPGAs haciendo un uso eficiente de los recursos reconfigurables del dispositivo para cambiar el comportamiento del CE en tiempo de ejecución • una biblioteca de elementos de procesamiento reconfigurables caracterizada por bitstreams parciales independientes de la posición, usados como el conjunto de configuraciones disponibles para los nodos de procesamiento del array Las contribuciones principales de esta tesis se pueden resumir en la siguiente lista: • Una plataforma evolutiva basada en FPGA para la auto-adaptación paramétrica y estructural de sistemas empotrados compuesta por un motor computacional (CE), un motor de adaptación (AE) evolutivo y un motor de reconfiguración (RE). Esta plataforma se ha desarrollado y particularizado para los casos de auto-adaptación paramétrica y estructural. • En cuanto a la auto-adaptación paramétrica, las contribuciones principales son: – Un motor computacional adaptable mediante registros que permite la adaptación paramétrica de los coeficientes de una implementación hardware adaptativa de un núcleo de DWT. – Un motor de adaptación basado en un algoritmo evolutivo desarrollado específicamente para optimización numérica, aplicada a los coeficientes de filtros wavelet en sistemas empotrados con recursos limitados. – Un núcleo IP de DWT auto-adaptativo en tiempo de ejecución para sistemas empotrados que permite la optimización online del rendimiento de la transformada para compresión de imágenes en entornos específicos de despliegue, caracterizados por tipos diferentes de señal de entrada. – Un modelo software y una implementación hardware de una herramienta para la construcción evolutiva automática de transformadas wavelet específicas. • Por último, en cuanto a la auto-adaptación estructural, las contribuciones principales son: – Un motor computacional adaptable mediante reconfiguración nativa de FPGAs caracterizado por una plantilla de array sistólico en dos dimensiones de nodos de procesamiento reconfigurables. Es posible mapear diferentes tareas de cómputo en el array usando una biblioteca de elementos sencillos de procesamiento reconfigurables. – Definición de una biblioteca de elementos de procesamiento apropiada para la síntesis autónoma en tiempo de ejecución de diferentes tareas de procesamiento de imagen. – Incorporación eficiente de la reconfiguración parcial dinámica (DPR) en sistemas de hardware evolutivo, superando los principales inconvenientes de propuestas previas como los circuitos reconfigurables virtuales (VRCs). En este trabajo también se comparan originalmente los detalles de implementación de ambas propuestas. – Una plataforma tolerante a fallos, auto-curativa, que permite la recuperación funcional online en entornos peligrosos. La plataforma ha sido caracterizada desde una perspectiva de tolerancia a fallos: se proponen modelos de fallo a nivel de CLB y de elemento de procesamiento, y usando el motor de reconfiguración, se hace un análisis sistemático de fallos para un fallo en cada elemento de procesamiento y para dos fallos acumulados. – Una plataforma con calidad de filtrado dinámica que permite la adaptación online a tipos de ruido diferentes y diferentes comportamientos computacionales teniendo en cuenta los recursos de procesamiento disponibles. Por un lado, se evolucionan filtros con comportamientos no destructivos, que permiten esquemas de filtrado en cascada escalables; y por otro, también se evolucionan filtros escalables teniendo en cuenta requisitos computacionales de filtrado cambiantes dinámicamente. Este documento está organizado en cuatro partes y nueve capítulos. La primera parte contiene el capítulo 1, una introducción y motivación sobre este trabajo de tesis. A continuación, el marco de referencia en el que se enmarca esta tesis se analiza en la segunda parte: el capítulo 2 contiene una introducción a los conceptos de auto-adaptación y computación autonómica (autonomic computing) como un campo de investigación más general que el muy específico de este trabajo; el capítulo 3 introduce la computación evolutiva como la técnica para dirigir la adaptación; el capítulo 4 analiza las plataformas de computación reconfigurables como la tecnología para albergar hardware auto-adaptativo; y finalmente, el capítulo 5 define, clasifica y hace un sondeo del campo del hardware evolutivo. Seguidamente, la tercera parte de este trabajo contiene la propuesta, desarrollo y resultados obtenidos: mientras que el capítulo 6 contiene una declaración de los objetivos de la tesis y la descripción de la propuesta en su conjunto, los capítulos 7 y 8 abordan la auto-adaptación paramétrica y estructural, respectivamente. Finalmente, el capítulo 9 de la parte 4 concluye el trabajo y describe caminos de investigación futuros. ABSTRACT Embedded systems have traditionally been conceived to be specific-purpose computers with one, fixed computational task for their whole lifetime. Stringent requirements in terms of cost, size and weight forced designers to highly optimise their operation for very specific conditions. However, demands for versatility, more intelligent behaviour and, in summary, an increased computing capability began to clash with these limitations, intensified by the uncertainty associated to the more dynamic operating environments where they were progressively being deployed. This brought as a result an increasing need for systems to respond by themselves to unexpected events at design time, such as: changes in input data characteristics and system environment in general; changes in the computing platform itself, e.g., due to faults and fabrication defects; and changes in functional specifications caused by dynamically changing system objectives. As a consequence, systems complexity is increasing, but in turn, autonomous lifetime adaptation without human intervention is being progressively enabled, allowing them to take their own decisions at run-time. This type of systems is known, in general, as selfadaptive, and are able, among others, of self-configuration, self-optimisation and self-repair. Traditionally, the soft part of a system has mostly been so far the only place to provide systems with some degree of adaptation capabilities. However, the performance to power ratios of software driven devices like microprocessors are not adequate for embedded systems in many situations. In this scenario, the resulting rise in applications complexity is being partly addressed by rising devices complexity in the form of multi and many core devices; but sadly, this keeps on increasing power consumption. Besides, design methodologies have not been improved accordingly to completely leverage the available computational power from all these cores. Altogether, these factors make that the computing demands new applications pose are not being wholly satisfied. The traditional solution to improve performance to power ratios has been the switch to hardware driven specifications, mainly using ASICs. However, their costs are highly prohibitive except for some mass production cases and besidesthe static nature of its structure complicates the solution to the adaptation needs. The advancements in fabrication technologies have made that the once slow, small FPGA used as glue logic in bigger systems, had grown to be a very powerful, reconfigurable computing device with a vast amount of computational logic resources and embedded, hardened signal and general purpose processing cores. Its reconfiguration capabilities have enabled software-like flexibility to be combined with hardware-like computing performance, which has the potential to cause a paradigm shift in computer architecture since hardware cannot be considered as static anymore. This is so, since, as is the case with SRAMbased FPGAs, Dynamic Partial Reconfiguration (DPR) is possible. This means that subsets of the FPGA computational resources can now be changed (reconfigured) at run-time while the rest remains active. Besides, this reconfiguration process can be triggered internally by the device itself. This technological boost in reconfigurable hardware devices is actually covered under the field known as Reconfigurable Computing. One of the most exotic fields of application that Reconfigurable Computing has enabled is the known as Evolvable Hardware (EHW), in which this dissertation is framed. The main idea behind the concept is turning hardware that is adaptable through reconfiguration into an evolvable entity subject to the forces of an evolutionary process, inspired by that of natural, biological species, that guides the direction of change. It is yet another application of the field of Evolutionary Computation (EC), which comprises a set of global optimisation algorithms known as Evolutionary Algorithms (EAs), considered as universal problem solvers. In analogy to the biological process of evolution, in EHW the subject of evolution is a population of circuits that tries to get adapted to its surrounding environment by progressively getting better fitted to it generation after generation. Individuals become circuit configurations representing bitstreams that feature reconfigurable circuit descriptions. By selecting those that behave better, i.e., with a higher fitness value after being evaluated, and using them as parents of the following generation, the EA creates a new offspring population by using so called genetic operators like mutation and recombination. As generations succeed one another, the whole population is expected to approach to the optimum solution to the problem of finding an adequate circuit configuration that fulfils system objectives. The state of reconfiguration technology after Xilinx XC6200 FPGA family was discontinued and replaced by Virtex families in the late 90s, was a major obstacle for advancements in EHW; closed (non publicly known) bitstream formats; dependence on manufacturer tools with highly limiting support of DPR; slow speed of reconfiguration; and random bitstream modifications being potentially hazardous for device integrity, are some of these reasons. However, a proposal in the first 2000s allowed to keep investigating in this field while DPR technology kept maturing, the Virtual Reconfigurable Circuit (VRC). In essence, a VRC in an FPGA is a virtual layer acting as an application specific reconfigurable circuit on top of an FPGA fabric that reduces the complexity of the reconfiguration process and increases its speed (compared to native reconfiguration). It is an array of computational nodes specified using standard HDL descriptions that define ad-hoc reconfigurable resources; routing multiplexers and a set of configurable processing elements, each one containing all the required functions, which are selectable through functionality multiplexers as in microprocessor ALUs. A large register acts as configuration memory, so VRC reconfiguration is very fast given it only involves writing this register, which drives the selection signals of the set of multiplexers. However, large overheads are introduced by this virtual layer; an area overhead due to the simultaneous implementation of every function in every node of the array plus the multiplexers, and a delay overhead due to the multiplexers, which also reduces maximum frequency of operation. The very nature of Evolvable Hardware, able to optimise its own computational behaviour, makes it a good candidate to advance research in self-adaptive systems. Combining a selfreconfigurable computing substrate able to be dynamically changed at run-time with an embedded algorithm that provides a direction for change, can help fulfilling requirements for autonomous lifetime adaptation of FPGA-based embedded systems. The main proposal of this thesis is hence directed to contribute to autonomous self-adaptation of the underlying computational hardware of FPGA-based embedded systems by means of Evolvable Hardware. This is tackled by considering that the computational behaviour of a system can be modified by changing any of its two constituent parts: an underlying hard structure and a set of soft parameters. Two main lines of work derive from this distinction. On one side, parametric self-adaptation and, on the other side, structural self-adaptation. The goal pursued in the case of parametric self-adaptation is the implementation of complex evolutionary optimisation techniques in resource constrained embedded systems for online parameter adaptation of signal processing circuits. The application selected as proof of concept is the optimisation of Discrete Wavelet Transforms (DWT) filters coefficients for very specific types of images, oriented to image compression. Hence, adaptive and improved compression efficiency, as compared to standard techniques, is the required goal of evolution. The main quest lies in reducing the supercomputing resources reported in previous works for the optimisation process in order to make it suitable for embedded systems. Regarding structural self-adaptation, the thesis goal is the implementation of self-adaptive circuits in FPGA-based evolvable systems through an efficient use of native reconfiguration capabilities. In this case, evolution of image processing tasks such as filtering of unknown and changing types of noise and edge detection are the selected proofs of concept. In general, evolving unknown image processing behaviours (within a certain complexity range) at design time is the required goal. In this case, the mission of the proposal is the incorporation of DPR in EHW to evolve a systolic array architecture adaptable through reconfiguration whose evolvability had not been previously checked. In order to achieve the two stated goals, this thesis originally proposes an evolvable platform that integrates an Adaptation Engine (AE), a Reconfiguration Engine (RE) and an adaptable Computing Engine (CE). In the case of parametric adaptation, the proposed platform is characterised by: • a CE featuring a DWT hardware processing core adaptable through reconfigurable registers that holds wavelet filters coefficients • an evolutionary algorithm as AE that searches for candidate wavelet filters through a parametric optimisation process specifically developed for systems featured by scarce computing resources • a new, simplified mutation operator for the selected EA, that together with a fast evaluation mechanism of candidate wavelet filters derived from existing literature, assures the feasibility of the evolutionary search involved in wavelets adaptation In the case of structural adaptation, the platform proposal takes the form of: • a CE based on a reconfigurable 2D systolic array template composed of reconfigurable processing nodes • an evolutionary algorithm as AE that searches for candidate configurations of the array using a set of computational functionalities for the nodes available in a run time accessible library • a hardware RE that exploits native DPR capabilities of FPGAs and makes an efficient use of the available reconfigurable resources of the device to change the behaviour of the CE at run time • a library of reconfigurable processing elements featured by position-independent partial bitstreams used as the set of available configurations for the processing nodes of the array Main contributions of this thesis can be summarised in the following list. • An FPGA-based evolvable platform for parametric and structural self-adaptation of embedded systems composed of a Computing Engine, an evolutionary Adaptation Engine and a Reconfiguration Engine. This platform is further developed and tailored for both parametric and structural self-adaptation. • Regarding parametric self-adaptation, main contributions are: – A CE adaptable through reconfigurable registers that enables parametric adaptation of the coefficients of an adaptive hardware implementation of a DWT core. – An AE based on an Evolutionary Algorithm specifically developed for numerical optimisation applied to wavelet filter coefficients in resource constrained embedded systems. – A run-time self-adaptive DWT IP core for embedded systems that allows for online optimisation of transform performance for image compression for specific deployment environments characterised by different types of input signals. – A software model and hardware implementation of a tool for the automatic, evolutionary construction of custom wavelet transforms. • Lastly, regarding structural self-adaptation, main contributions are: – A CE adaptable through native FPGA fabric reconfiguration featured by a two dimensional systolic array template of reconfigurable processing nodes. Different processing behaviours can be automatically mapped in the array by using a library of simple reconfigurable processing elements. – Definition of a library of such processing elements suited for autonomous runtime synthesis of different image processing tasks. – Efficient incorporation of DPR in EHW systems, overcoming main drawbacks from the previous approach of virtual reconfigurable circuits. Implementation details for both approaches are also originally compared in this work. – A fault tolerant, self-healing platform that enables online functional recovery in hazardous environments. The platform has been characterised from a fault tolerance perspective: fault models at FPGA CLB level and processing elements level are proposed, and using the RE, a systematic fault analysis for one fault in every processing element and for two accumulated faults is done. – A dynamic filtering quality platform that permits on-line adaptation to different types of noise and different computing behaviours considering the available computing resources. On one side, non-destructive filters are evolved, enabling scalable cascaded filtering schemes; and on the other, size-scalable filters are also evolved considering dynamically changing computational filtering requirements. This dissertation is organized in four parts and nine chapters. First part contains chapter 1, the introduction to and motivation of this PhD work. Following, the reference framework in which this dissertation is framed is analysed in the second part: chapter 2 features an introduction to the notions of self-adaptation and autonomic computing as a more general research field to the very specific one of this work; chapter 3 introduces evolutionary computation as the technique to drive adaptation; chapter 4 analyses platforms for reconfigurable computing as the technology to hold self-adaptive hardware; and finally chapter 5 defines, classifies and surveys the field of Evolvable Hardware. Third part of the work follows, which contains the proposal, development and results obtained: while chapter 6 contains an statement of the thesis goals and the description of the proposal as a whole, chapters 7 and 8 address parametric and structural self-adaptation, respectively. Finally, chapter 9 in part 4 concludes the work and describes future research paths.

Contribution to the analysis and design of reflectarray antennas for reconfigurable beam applications at frequencies above 100 GHz using liquid crystal technology

El trabajo contenido en esta tesis doctoral está encuadrado en el desarrollo de antenas reconfigurables electrónicamente capaces de proporcionar prestaciones competitivas a las aplicaciones cada vez más comunes que operan a frecuencias superiores a 60 GHz. En concreto, esta tesis se centra en el estudio, diseño, e implementación de las antenas reflectarray, a las que se introduce la tecnología de cristal líquido como elemento característico con el que se consigue reconfigurabilidad de haz de forma electrónica. Desde un punto de vista muy general, se puede describir un cristal líquido como un material cuya permitividad eléctrica es variable y controlada por una excitación externa, que generalmente suele corresponderse con un campo eléctrico quasi-estático (AC). Las antenas reflectarray de cristal líquido se han escogido como objeto de estudio por varias razones. La primera de ellas tiene que ver con las ventajas que los reflectarrays, y en especial aquellos realizados en configuración planar, proporcionan con respecto a otras antenas de alta ganancia como los reflectores o los “phased-arrays”. En los reflectarrays, la alimentación a través de una fuente primaria común (característica de reflectores) y el elevado número de grados de libertad de las celdas que los componen (característica de arrays) hacen que estas antenas puedan proporcionar prestaciones eléctricas iguales o mejores que las anteriores, a un coste más reducido y con estructuras de antena más compactas. La segunda razón radica en la flexibilidad que ofrece el cristal líquido a ser confinado y polarizado en recintos de geometría variada, como consecuencia de su fluidez (propiedad de los líquidos). Por ello, la tecnología de cristal líquido permite que el propio elemento reconfigurable en las celdas de reflectarray se adapte a la configuración planar de manera que en sí mismo, el cristal líquido sea una o varias de las capas características de esta configuración. Esto simplifica de forma drástica la estructura y la fabricación de este tipo de antenas, incluso si se comparan con reflectarrays reconfigurables basados en otras tecnologías como diodos, MEMS, etc. Por tanto, su coste y desarrollo es muy reducido, lo que hace que se puedan fabricar reflectarrays reconfigurables eléctricamente grandes, a bajo coste, y en producción elevada. Un ejemplo claro de una estructura similar, y que ha tenido éxito comercial, son las pantallas de cristal líquido. La tercera razón reside en el hecho de que el cristal líquido es, hasta la fecha, de las pocas tecnologías capaces de ofrecer reconfigurabilidad del haz a frecuencias superiores a 60 GHz. De hecho, el cristal líquido permite reconfigurabilidad en un amplio margen de frecuencias, que va desde DC a frecuencias del espectro visible, incluyendo las microondas y los THz. Otras tecnologías, como los materiales ferroeléctricos, el grafeno o la tecnología CMOS “on chip” permiten también conmutar el haz en estas frecuencias. Sin embargo, la tecnología CMOS tiene un elevado coste y actualmente está limitada a frecuencias inferiores a 150 GHz, y aunque los materiales ferroeléctricos o el grafeno puedan conmutar a frecuencias más altas y en un rango más amplio, tienen serias dificultades que los hacen aún inmaduros. En el caso de los materiales ferroeléctricos, los elevados voltajes para conmutar el material los hacen poco atractivos, mientras que en el caso del grafeno, su modelado aún está en discusión, y todavía no se han arrojado resultados experimentales que validen su idoneidad. Estas tres razones hacen que los reflectarrays basados en cristal líquido sean atractivos para multitud de aplicaciones de haz reconfigurable a frecuencias superiores a 60 GHz. Aplicaciones como radar de escaneo de imágenes de alta resolución, espectroscopia molecular, radiómetros para observación atmosférica, o comunicaciones inalámbricas de alta frecuencia (WiGig) son algunas de ellas. La tesis está estructurada en tres partes. En la primera de ellas se describen las características más comunes de los cristales líquidos, centrándonos en detalle en aquellas propiedades ofrecidas por este material en fase nemática. En concreto, se estudiará la anisotropía dieléctrica (Ae) de los cristales líquidos uniaxiales, que son los que se emplean en esta tesis, definida como la diferencia entre la permitividad paralela (£//) y la perpendicular (e±): Ae = e,, - e±. También se estudiará la variación de este parámetro (Ae) con la frecuencia, y el modelado electromagnético macroscópico más general que, extraído a partir de aquella, permite describir el cristal líquido para cada tensión de polarización en celdas de geometría planar. Este modelo es de suma importancia para garantizar precisión en el desfasaje proporcionado por las diferentes celdas reconfigurables para reflectarrays que se describirán en la siguiente parte de la tesis. La segunda parte de la tesis se centra en el diseño de celdas reflectarray resonantes basadas en cristal líquido. La razón por la que se escogen estos tipos de celdas reside en el hecho de que son las únicas capaces de proporcionar rangos de fase elevados ante la reducida anisotropía dieléctrica que ofrecen los cristales líquidos. El objetivo de esta parte trata, por tanto, de obtener estructuras de celdas reflectarray que sean capaces de proporcionar buenas prestaciones eléctricas a nivel de antena, mejorando sustancialmente las prestaciones de las celdas reportadas en el estado del arte, así como de desarrollar una herramienta de diseño general para aquellas. Para ello, se estudian las prestaciones eléctricas de diferentes tipos de elementos resonantes de cristal líquido que van, desde el más sencillo, que ha limitado el estado de la técnica hasta el desarrollo de esta tesis y que está formado por un sólo resonador, a elementos que constan de varios resonadores (multi-resonantes) y que pueden ser monocapa o multicapa. En un primer paso, el procedimiento de diseño de estas estructuras hace uso de un modelo convencional de cristal líquido que ha venido siendo usado en el estado del arte para este tipo de celdas, y que considera el cristal líquido como un material homogéneo e isótropo cuya permitividad varía entre (e/7) y (e±). Sin embargo, en esta parte de la tesis se demuestra que dicho modelado no es suficiente para describir de forma genérica el comportamiento del cristal líquido en las celdas tipo reflectarray. En la tesis se proponen procedimientos más exactos para el análisis y diseño basados en un modelo más general que define el cristal líquido como un material anisótropo e inhomogeneo en tres dimensiones, y se ha implementado una técnica que permite optimizar celdas multi-resonantes de forma eficiente para conseguir elevadas prestaciones en cuanto a ancho de banda, rango de fase, pérdidas, o sensibilidad al ángulo de incidencia. Los errores cometidos en el uso del modelado convencional a nivel de celda (amplitud y fase) se han analizado para varias geometrías, usando medidas de varios prototipos de antena que usan un cristal líquido real a frecuencias superiores a 100 GHz. Las medidas se han realizado en entorno periódico mediante un banco cuasi-óptico, que ha sido diseñado especialmente para este fin. Uno de estos prototipos se ha optimizado a 100 GHz para conseguir un ancho de banda relativamente elevado (10%), pérdidas reducidas, un rango de fase mayor de 360º, baja sensibilidad al ángulo de incidencia, y baja influencia de la inhomogeneidad transversal del cristal líquido en la celda. Estas prestaciones a nivel de celda superan de forma clara aquellas conseguidas por otros elementos que se han reportado en la literatura, de manera que dicho prototipo se ha usado en la última parte de la tesis para realizar diversas antenas de barrido. Finalmente, en esta parte se presenta una estrategia de caracterización de la anisotropía macroscópica a partir de medidas de los elementos de reflectarray diseñados en banco cuasi-óptico, obteniendo resultados tanto en las frecuencias de interés en RF como en AC, y comparándolas con aquellas obtenidas mediante otros métodos. La tercera parte de la tesis consiste en el estudio, diseño, fabricación y medida de antenas reconfigurables basadas en cristal líquido en configuraciones complejas. En reflectarrays pasivos, el procedimiento de diseño de la antena se limita únicamente al ajuste en cada celda de la antena de las dimensiones de las metalizaciones que se emplean para el control de fase, mediante procesos de optimización bien conocidos. Sin embargo, en el caso de reflectarrays reconfigurables basados en cristal líquido, resulta necesario un paso adicional, que consiste en calcular de forma adecuada las tensiones de control en cada celda del reflectarray para configurar la fase requerida en cada una de ellas, así como diseñar la estructura y los circuitos de control que permitan direccionar a cada elemento su tensión correspondiente. La síntesis de tensiones es por tanto igual o más importante que el diseño de la geometría de las celdas, puesto que éstas son las que están directamente relacionadas con la fase. En el estado del arte, existen varias estrategias de síntesis de tensiones que se basan en la caracterización experimental de la curva de fase respecto al voltaje. Sin embargo, esta caracterización sólo puede hacerse a un solo ángulo de incidencia y para unas determinadas dimensiones de celda, lo que produce que las tensiones sintetizadas sean diferentes de las adecuadas, y en definitiva que se alcancen errores de fase mayores de 70º. De esta forma, hasta la fecha, las prestaciones a nivel de antena que se han conseguido son reducidas en cuanto a ancho de banda, rango de escaneo o nivel de lóbulos secundarios. En esta última parte de la tesis, se introduce una nueva estrategia de síntesis de tensiones que es capaz de predecir mediante simulaciones, y con alta precisión, las tensiones que deben introducirse en cada celda teniendo en cuenta su ángulo de incidencia, sus dimensiones, la frecuencia, así como la señal de polarización definida por su frecuencia y forma de onda AC. Esta estrategia se basa en modelar cada uno de los estados de permitividad del cristal líquido como un sustrato anisótropo con inhomogeneidad longitudinal (1D), o en ciertos casos, como un tensor equivalente homogéneo. La precisión de ambos modelos electromagnéticos también se discute. Con el objetivo de obtener una herramienta eficiente de cálculo de tensiones, también se ha escrito e implementado una herramienta de análisis basada en el Método de los Momentos en el Dominio Espectral (SD-MoM) para sustratos estratificados anisótropos, que se usa en cada iteración del procedimiento de síntesis para analizar cada una de las celdas de la antena. La síntesis de tensiones se ha diseñado además para reducir al máximo el efecto del rizado de amplitud en el diagrama de radiación, que es característico en los reflectarrays que están formados por celdas con pérdidas elevadas, lo que en sí, supone un avance adicional para la obtención de mejores prestaciones de antena. Para el cálculo de los diagramas de radiación empleados en el procedimiento de síntesis, se asume un análisis elemento a elemento considerando periodicidad local, y se propone el uso de un método capaz de modelar el campo incidente de forma que se elimine la limitación de la periodicidad local en la excitación. Una vez definida la estrategia adecuada de cálculo de las tensiones a aplicar al cristal líquido en cada celda, la estructura de direccionamiento de las mismas en la antena, y diseñados los circuitos de control, se diseñan, fabrican y miden dos prototipos diferentes de antena de barrido electrónico a 100 GHz usando las celdas anteriormente presentadas. El primero de estos prototipos es un reflectarray en configuración “single offset” con capacidad de escaneo en un plano (elevación o azimut). Aunque previamente se realizan diseños de antenas de barrido en 2D a varias frecuencias en el rango de milimétricas y sub-milimétricas, y se proponen ciertas estrategias de direccionamiento que permiten conseguir este objetivo, se desarrolla el prototipo con direccionamiento en una dimensión con el fin de reducir el número de controles y posibles errores de fabricación, y así también validar la herramienta de diseño. Para un tamaño medio de apertura (con un numero de filas y columnas entre 30 y 50 elementos, lo que significa un reflectarray con un número de elementos superior a 900), la configuración “single offset” proporciona rangos de escaneo elevados, y ganancias que pueden oscilar entre los 20 y 30 dBi. En concreto, el prototipo medido proporciona un haz de barrido en un rango angular de 55º, en el que el nivel de lóbulos secundarios (SLL) permanece mejor de -13 dB en un ancho de banda de un 8%. La ganancia máxima es de 19.4 dBi. Estas prestaciones superan de forma clara aquellas conseguidas por otros autores. El segundo prototipo se corresponde con una antena de doble reflector que usa el reflectarray de cristal líquido como sub-reflector para escanear el haz en un plano (elevación o azimut). El objetivo básico de esta geometría es obtener mayores ganancias que en el reflectarray “single offset” con una estructura más compacta, aunque a expensas de reducir el rango de barrido. En concreto, se obtiene una ganancia máxima de 35 dBi, y un rango de barrido de 12º. Los procedimientos de síntesis de tensiones y de diseño de las estructuras de las celdas forman, en su conjunto, una herramienta completa de diseño precisa y eficiente de antenas reflectarray reconfigurables basados en cristales líquidos. Dicha herramienta se ha validado mediante el diseño, la fabricación y la medida de los prototipos anteriormente citados a 100 GHz, que consiguen algo nunca alcanzado anteriormente en la investigación de este tipo de antenas: unas prestaciones competitivas y una predicción excelente de los resultados. El procedimiento es general, y por tanto se puede usar a cualquier frecuencia en la que el cristal líquido ofrezca anisotropía dieléctrica, incluidos los THz. Los prototipos desarrollados en esta tesis doctoral suponen también unas de las primeras antenas de barrido real a frecuencias superiores a 100 GHz. En concreto, la antena de doble reflector para escaneo de haz es la primera antena reconfigurable electrónicamente a frecuencias superiores a 60 GHz que superan los 25 dBi de ganancia, siendo a su vez la primera antena de doble reflector que contiene un reflectarray reconfigurable como sub-reflector. Finalmente, se proponen ciertas mejoras que aún deben se deben realizar para hacer que estas antenas puedan ser un producto completamente desarrollado y competitivo en el mercado. ABSTRACT The work presented in this thesis is focused on the development of electronically reconfigurable antennas that are able to provide competitive electrical performance to the increasingly common applications operating at frequencies above 60 GHz. Specifically, this thesis presents the study, design, and implementation of reflectarray antennas, which incorporate liquid crystal (LC) materials to scan or reconfigure the beam electronically. From a general point of view, a liquid crystal can be defined as a material whose dielectric permittivity is variable and can be controlled with an external excitation, which usually corresponds with a quasi-static electric field (AC). By changing the dielectric permittivity at each cell that makes up the reflectarray, the phase shift on the aperture is controlled, so that a prescribed radiation pattern can be configured. Liquid Crystal-based reflectarrays have been chosen for several reasons. The first has to do with the advantages provided by the reflectarray antenna with respect to other high gain antennas, such as reflectors or phased arrays. The RF feeding in reflectarrays is achieved by using a common primary source (as in reflectors). This arrangement and the large number of degrees of freedom provided by the cells that make up the reflectarray (as in arrays), allow these antennas to provide a similar or even better electrical performance than other low profile antennas (reflectors and arrays), but assuming a more reduced cost and compactness. The second reason is the flexibility of the liquid crystal to be confined in an arbitrary geometry due to its fluidity (property of liquids). Therefore, the liquid crystal is able to adapt to a planar geometry so that it is one or more of the typical layers of this configuration. This simplifies drastically both the structure and manufacture of this type of antenna, even when compared with reconfigurable reflectarrays based on other technologies, such as diodes MEMS, etc. Therefore, the cost of developing this type of antenna is very small, which means that electrically large reconfigurable reflectarrays could be manufactured assuming low cost and greater productions. A paradigmatic example of a similar structure is the liquid crystal panel, which has already been commercialized successfully. The third reason lies in the fact that, at present, the liquid crystal is one of the few technologies capable of providing switching capabilities at frequencies above 60 GHz. In fact, the liquid crystal allows its permittivity to be switched in a wide range of frequencies, which are from DC to the visible spectrum, including microwaves and THz. Other technologies, such as ferroelectric materials, graphene or CMOS "on chip" technology also allow the beam to be switched at these frequencies. However, CMOS technology is expensive and is currently limited to frequencies below 150 GHz, and although ferroelectric materials or graphene can switch at higher frequencies and in a wider range, they have serious difficulties that make them immature. Ferroelectric materials involve the use of very high voltages to switch the material, making them unattractive, whereas the electromagnetic modelling of the graphene is still under discussion, so that the experimental results of devices based on this latter technology have not been reported yet. These three reasons make LC-based reflectarrays attractive for many applications that involve the use of electronically reconfigurable beams at frequencies beyond 60 GHz. Applications such as high resolution imaging radars, molecular spectroscopy, radiometers for atmospheric observation, or high frequency wireless communications (WiGig) are just some of them. This thesis is divided into three parts. In the first part, the most common properties of the liquid crystal materials are described, especially those exhibited in the nematic phase. The study is focused on the dielectric anisotropy (Ac) of uniaxial liquid crystals, which is defined as the difference between the parallel (e/7) and perpendicular (e±) permittivities: Ae = e,, - e±. This parameter allows the permittivity of a LC confined in an arbitrary volume at a certain biasing voltage to be described by solving a variational problem that involves both the electrostatic and elastic energies. Thus, the frequency dependence of (Ae) is also described and characterised. Note that an appropriate LC modelling is quite important to ensure enough accuracy in the phase shift provided by each cell that makes up the reflectarray, and therefore to achieve a good electrical performance at the antenna level. The second part of the thesis is focused on the design of resonant reflectarray cells based on liquid crystal. The reason why resonant cells have been chosen lies in the fact that they are able to provide enough phase range using the values of the dielectric anisotropy of the liquid crystals, which are typically small. Thus, the aim of this part is to investigate several reflectarray cell architectures capable of providing good electrical performance at the antenna level, which significantly improve the electrical performance of the cells reported in the literature. Similarly, another of the objectives is to develop a general tool to design these cells. To fulfill these objectives, the electrical yields of different types of resonant reflectarray elements are investigated, beginning from the simplest, which is made up of a single resonator and limits the state of the art. To overcome the electrical limitations of the single resonant cell, several elements consisting of multiple resonators are considered, which can be single-layer or multilayer. In a first step, the design procedure of these structures makes use of a conventional electromagnetic model which has been used in the literature, which considers that the liquid crystal behaves as homogeneous and isotropic materials whose permittivity varies between (e/7) y (e±). However, in this part of the thesis it is shown that the conventional modelling is not enough to describe the physical behaviour of the liquid crystal in reflectarray cells accurately. Therefore, a more accurate analysis and design procedure based on a more general model is proposed and developed, which defines the liquid crystal as an anisotropic three-dimensional inhomogeneous material. The design procedure is able to optimize multi-resonant cells efficiently to achieve good electrical performance in terms of bandwidth, phase range, losses, or sensitivity to the angle of incidence. The errors made when the conventional modelling (amplitude and phase) is considered have been also analysed for various cell geometries, by using measured results from several antenna prototypes made up of real liquid crystals at frequencies above 100 GHz. The measurements have been performed in a periodic environment using a quasi-optical bench, which has been designed especially for this purpose. One of these prototypes has been optimized to achieve a relatively large bandwidth (10%) at 100 GHz, low losses, a phase range of more than 360º, a low sensitivity to angle of incidence, and a low influence of the transversal inhomogeneity of the liquid crystal in the cell. The electrical yields of this prototype at the cell level improve those achieved by other elements reported in the literature, so that this prototype has been used in the last part of the thesis to perform several complete antennas for beam scanning applications. Finally, in this second part of the thesis, a novel strategy to characterise the macroscopic anisotropy using reflectarray cells is presented. The results in both RF and AC frequencies are compared with those obtained by other methods. The third part of the thesis consists on the study, design, manufacture and testing of LCbased reflectarray antennas in complex configurations. Note that the design procedure of a passive reflectarray antenna just consists on finding out the dimensions of the metallisations of each cell (which are used for phase control), using well-known optimization processes. However, in the case of reconfigurable reflectarrays based on liquid crystals, an additional step must be taken into account, which consists of accurately calculating the control voltages to be applied to each cell to configure the required phase-shift distribution on the surface of the antenna. Similarly, the structure to address the voltages at each cell and the control circuitry must be also considered. Therefore, the voltage synthesis is even more important than the design of the cell geometries (dimensions), since the voltages are directly related to the phase-shift. Several voltage synthesis procedures have been proposed in the state of the art, which are based on the experimental characterization of the phase/voltage curve. However, this characterization can be only carried out at a single angle of incidence and at certain cell dimensions, so that the synthesized voltages are different from those needed, thus giving rise to phase errors of more than 70°. Thus, the electrical yields of the LCreflectarrays reported in the literature are limited in terms of bandwidth, scanning range or side lobes level. In this last part of the thesis, a new voltage synthesis procedure has been defined and developed, which allows the required voltage to be calculated at each cell using simulations that take into account the particular dimensions of the cells, their angles of incidence, the frequency, and the AC biasing signal (frequency and waveform). The strategy is based on the modelling of each one of the permittivity states of the liquid crystal as an anisotropic substrate with longitudinal inhomogeneity (1D), or in certain cases, as an equivalent homogeneous tensor. The accuracy of both electromagnetic models is also discussed. The phase errors made by using the proposed voltage synthesis are better than 7º. In order to obtain an efficient tool to analyse and design the reflectarray, an electromagnetic analysis tool based on the Method of Moments in the spectral domain (SD-MoM) has also written and developed for anisotropic stratified media, which is used at each iteration of the voltage synthesis procedure. The voltage synthesis is also designed to minimize the effect of amplitude ripple on the radiation pattern, which is typical of reflectarrays made up of cells exhibiting high losses and represents a further advance in achieving a better antenna performance. To calculate the radiation patterns used in the synthesis procedure, an element-by-element analysis is assumed, which considers the local periodicity approach. Under this consideration, the use of a novel method is proposed, which avoids the limitation that the local periodicity imposes on the excitation. Once the appropriate strategy to calculate the voltages to be applied at each cell is developed, and once it is designed and manufactured both the structure to address the voltages to the antenna and the control circuits, two complete LC-based reflectarray antennas that operate at 100 GHz have been designed, manufactured and tested using the previously presented cells. The first prototype consists of a single offset reflectarray with beam scanning capabilities on one plane (elevation and azimuth). Although several LC-reflectarray antennas that provide 2-D scanning capabilities are also designed, and certain strategies to achieve the 2-D addressing of the voltage are proposed, the manufactured prototype addresses the voltages in one dimension in order to reduce the number of controls and manufacturing errors, and thereby validating the design tool. For an average aperture size (with a number of rows and columns of between 30 and 50 elements, which means a reflectarray with more than 900 cells), the single offset configuration provides an antenna gain of between 20 and 30 dBi and a large scanning range. The prototype tested at 100 GHz exhibits an electronically scanned beam in an angular range of 55º and 8% of bandwidth, in which the side lobe level (SLL) remains better than -13 dB. The maximum gain is 19.4 dBi. The electrical performance of the antenna is clearly an improvement on those achieved by other authors in the state of the art. The second prototype corresponds to a dual reflector antenna with a liquid crystal-based reflectarray used as a sub-reflector for beam scanning in one plane (azimuth or elevation). The main objective is to obtain a higher gain than that provided by the single offset configuration, but using a more compact architecture. In this case, a maximum gain of 35 dBi is achieved, although at the expense of reducing the scanning range to 12°, which is inherent in this type of structure. As a general statement, the voltage synthesis and the design procedure of the cells, jointly make up a complete, accurate and efficient design tool of reconfigurable reflectarray antennas based on liquid crystals. The tool has been validated by testing the previously mentioned prototypes at 100 GHz, which achieve something never reached before for this type of antenna: a competitive electrical performance, and an excellent prediction of the results. The design procedure is general and therefore can be used at any frequency for which the liquid crystal exhibits dielectric anisotropy. The two prototypes designed, manufactured and tested in this thesis are also some of the first antennas that currently operate at frequencies above 100 GHz. In fact, the dual reflector antenna is the first electronically scanned dual reflector antenna at frequencies above 60 GHz (the operation frequency is 100 GHz) with a gain greater than 25 dBi, being in turn the first dual-reflector antenna with a real reconfigurable sub-reflectarray. Finally, some improvements that should be still investigated to make these antennas commercially competitive are proposed.

Laboratorio remoto eLab3D: un mundo virtual inmersivo para el aprendizaje de la electrónica

En este artículo se presenta un recurso educativo novedoso, basado en un laboratorio remoto, que permite a los estudiantes, a través de Internet, la realización de experimentos reales en el área de la electrónica. Se ha creado un mundo virtual 3D donde los usuarios, a través de sus avatares, pueden interaccionar con réplicas virtuales de instrumentos, placas de circuitos, componentes o cables y con compañeros y profesores, de forma similar a como lo harían en un laboratorio presencial. Este recurso ofrece múltiples posibilidades que pueden ser muy útiles en los diferentes niveles educativos. Se han llevado a cabo algunas experiencias educativas de utilización de la plataforma con el fin de valorar sus posibilidades docentes y los resultados obtenidos han sido muy positivos. ABSTRACT. This paper presents an innovative educational resource, based on a remote laboratory, which allows users to conduct real experiments through Internet in the area of electronics. A 3D virtual world has been created in which users, by means of their avatars, can interact with virtual replicas of instruments, circuit boards, components or cables and with peers and teachers, as they would in a traditional laboratory. This resource offers multiple possibilities that can be very useful in the different education levels. Some educative experiences have been carried out using the platform to evaluate its educational possibilities and the obtained results have been very positive.

Algoritmos de decisión para priorizar las acciones de restauración en el mantenimiento de redes

En la actualidad, cualquier compañía de telecomunicaciones que posea su propia red debe afrontar el problema del mantenimiento de la misma. Ofrecer un mínimo de calidad de servicio a sus clientes debe ser uno de sus objetivos principales. Esta calidad debe mantenerse aunque ocurran incidencias en la red. El presente trabajo pretende resolver el problema de priorizar el orden en que se restauran los cables, caminos y circuitos, dañados por una incidencia, dentro de una red troncal de transporte perteneciente a una operadora de telecomunicaciones. Tras un planteamiento detallado del problema y de todos los factores que influirán en la toma de decisión, en primer lugar se acomete una solución basada en Métodos Multicriterio Discretos, concretamente con el uso de ELECTRE I y AHP. A continuación se realiza una propuesta de solución basada en Redes Neuronales (con dos aproximaciones diferentes al problema). Por último se utiliza un método basado en la Optimización por Enjambre de Partículas (PSO), adaptado a un problema de permutación de enteros (ordenación), y con una forma particular de evaluar la mejor posición global del enjambre. Complementariamente se realiza una exposición de lo que es una empresa Operadora de telecomunicaciones, de sus departamentos y procesos internos, de los servicios que ofrece, de las redes sobre las que se soportan, y de los puntos clave a tener en cuenta en la implementación de sus sistemas informáticos de gestión integral. ABSTRACT: Nowadays, any telecommunications company that owns its own network must face the problem of maintaining it (service assurance). Provide a minimum quality of service to its customers must be one of its main objectives. This quality should be maintained although any incidents happen to occur in the network. This thesis aims to solve the problem of prioritizing the order in which the damaged cables, trails, path and circuits, within a backbone transport network, should be restored. This work begins with a detailed explanation about network maintenance issues and all the factors that influence decision-making problem. First of all, one solution based on Discrete Multicriteria methods is tried (ELECTRE I and AHP algorithms are used). Also, a solution based on neural networks (with two different approaches to the problem) is analyzed. Finally, this thesis proposes an algorithm based on Particle Swarm Optimization (PSO), adapted to a problem of integers permutation, and a particular way of evaluating the best overall position of the swarm method. In addition, there is included an exhibition about telecommunications companies, its departments, internal processes, services offered to clients, physical networks, and key points to consider when implementing its integrated management systems.

Wireless Power Transfer: Control para máxima transferencia de potencia con enlace resonante inductivo

Este trabajo forma parte del proyecto “Health aware enhanced range wireless power transfer systems”, conocido por el acrónimo de ETHER. Los grupos investigadores que forman parte de ETHER involucran a dos instituciones, Universidad Politécnica de Cataluña (UPC) y Universidad Politécnica de Madrid (UPM). En este caso, el trabajo ha sido llevado a cabo en el marco del Centro de Electrónica Industrial(CEI) de la UPM. Además, este trabajo es el tercero en una sucesión de estudios realizados por el CEI con el objetivo de lograr implementar un sistema de carga inalámbrica en un marcapasos. Los trabajos previos al desarrollado son los realizados por Miguel Gifford y María Gonzalez. Otros trabajos del CEI han servido de guía. El principal objetivo de la aplicación, es evitar las operaciones que se llevan a cabo actualmente para la sustitución de la batería de los marcapasos implantados en pacientes. Este periodo de sustitución es del orden de cuatro años, lo que depende del tipo de marcapasos y las circunstancias en las que se vea envuelto el paciente. Se pretende lograr la carga del dispositivo causando la menor molestia posible al paciente sin afectar a su salud. El sistema de carga inalámrica o WPT1, está basado en inducción magnética resonante, conocida como RIC2. Esta tecnología se fundamenta en el uso de bobinas acopladas como elemento transmisor de energía. A su vez, la impedancia de estas bobinas, es compensada mediante el uso de condensadores, obteniendo circuitos resonantes. Mediante el uso de RIC se logran mejores características técnicas para la transmisión de energía en el rango medio. Esto permite salvar la distancia entre el elemento generador y la batería del marcapasos, incluso ante la existencia de tejido orgánico entre las dos bobinas. Se han considerado dos posibilidades de configuraci´on del sistema. Dos etapas: se dispone de dos bobinas, emisora y receptora. Esta configuración supone trabajar a altas frecuencias para conseguir transferencia de energías efectivas teniendo en cuenta las especificaciones del marcapasos. Tres etapas: se dispone de tres bobinas, emisora, intermedia y receptora. Se mejora el alcance, permitiendo trabajar a menores frecuencias, pero complicando el control y la implementación del sistema. Sin embargo, el foco de los esfuerzos invertidos en este trabajo, es el estudio del sistema de optimización que se introduce en las configuraciones anteriormente descritas. La optimización se centra en conseguir máxima transferencia de potencia, quedando relegado a un segundo plano el rendimiento. Esto se justifica por las características de la aplicación donde la principal limitación es la viabilidad del sistema. Asímismo, la viabilidad viene impuesta por la potencia que consume el marcapasos y la que es capaz de suministrar el sistema. Este sistema de optimización se basa en la regulación en frecuencia y en la adaptación de la impedancia de carga. Este último método es estudiado, y se basa en lograr una impedancia de carga igual al complejo conjugado de la impedancia de salida, logrando máxima transferencia de potencia. El sistema de optimización hace uso de varias estructuras de control de electrónica de potencia. Inversor: Se sitúa en la etapa emisora y permite controlar la frecuencia de trabajo del sistema. Rectificador activo: Se sitúa en la etapa receptora y controla el desfase entre intensidad y tensión. Convertidor CC-CC: Se sitúa en la etapa receptora, tras el rectificador. Controla la amplitud de la tensión.Mediante el uso conjunto del rectificador y el convertidor es posible controlar la impedancia de la carga. Se ha realizado un análisis teórico para determinar el punto de funcionamiento óptimo del sistema, y posteriormente, se han validado estos resultados mediante simulaciones. Se demuestra que la potencia transferida por el sistema WTP se multiplica por cinco respecto de la solución original, es decir, en ausencia del sistema de optimización. Además se logra mayor robustez, ya que el control activo del sistema proporciona mayor adaptabilidad ante condiciones alejadas de las de diseño. El trabajo realizado se ha prolongado durante un periodo de doscientos días efectivos con una dedicación de 360 horas de trabajo. El coste total asignado al desempeño del trabajo es de 16.678,94 euros.