Trends Of CPU, GPU and FPGA for high-performance computing

Floating-point computing with more than one TFLOP of peak performance is already a reality in recent Field-Programmable Gate Arrays (FPGA). General-Purpose Graphics Processing Units (GPGPU) and recent many-core CPUs have also taken advantage of the recent technological innovations in integrated circuit (IC) design and had also dramatically improved their peak performances. In this paper, we compare the trends of these computing architectures for high-performance computing and survey these platforms in the execution of algorithms belonging to different scientific application domains. Trends in peak performance, power consumption and sustained performances, for particular applications, show that FPGAs are increasing the gap to GPUs and many-core CPUs moving them away from high-performance computing with intensive floating-point calculations. FPGAs become competitive for custom floating-point or fixed-point representations, for smaller input sizes of certain algorithms, for combinational logic problems and parallel map-reduce problems. �� 2014 Technical University of Munich (TUM).

A self-healing real-time system based on run-time self-reconfiguration

The new generations of SRAM-based FPGA (field programmable gate array) devices are the preferred choice for the implementation of reconfigurable computing platforms intended to accelerate processing in real-time systems. However, FPGA's vulnerability to hard and soft errors is a major weakness to robust configurable system design. In this paper, a novel built-in self-healing (BISH) methodology, based on run-time self-reconfiguration, is proposed. A soft microprocessor core implemented in the FPGA is responsible for the management and execution of all the BISH procedures. Fault detection and diagnosis is followed by repairing actions, taking advantage of the dynamic reconfiguration features offered by new FPGA families. Meanwhile, modular redundancy assures that the system still works correctly

Projeto e implementa����o de um pr��-regulador de fator de pot��ncia com controlo digital

Hoje em dia as fontes de alimenta����o possuem corre����o do fator de pot��ncia, devido ��s diversas normas regulamentares existentes, que introduziram grandes restri����es no que respeita �� distor����o harm��nica (THD) e fator de pot��ncia (FP). Este trabalho trata da an��lise, desenvolvimento e implementa����o de um Pr��-Regulador de fator de pot��ncia com controlo digital. O controlo digital de conversores com recurso a processamento digital de sinal tem vindo a ser ao longo dos ��ltimos anos, objeto de investiga����o e desenvolvimento, estando constantemente a surgirem modifica����es nas topologias existentes. Esta disserta����o tem como objetivo estudar e implementar um Pr��-Regulador Retificador Boost e o respetivo controlo digital. O controlo do conversor �� feito atrav��s da t��cnica dos valores m��dios instant��neos da corrente de entrada, desenvolvido atrav��s da linguagem de descri����o de hardware VHDL (VHSIC HDL ��� Very High Speed Integrated Circuit Hardware Description Language) e implementado num dispositivo FPGA (Field Programmable Gate Array) Spartan-3E. Neste trabalho s��o apresentadas an��lises matem��ticas, para a obten����o das fun����es de transfer��ncia pertinentes ao projeto dos controladores. Para efetuar este controlo �� necess��rio adquirir os sinais da corrente de entrada, tens��o de entrada e tens��o de sa��da. O sinal resultante do m��dulo de controlo �� um sinal de PWM com valor de fator de ciclo vari��vel ao longo do tempo. O projeto �� simulado e validado atrav��s da plataforma MatLab/Simulink e PSIM, onde s��o apresentados resultados para o regime permanente e para transit��rios da carga e da tens��o de alimenta����o. Finalmente, o Pr��-Regulador Retificador Boost controlado de forma digital �� implementado em laborat��rio. Os resultados experimentais s��o apresentados para validar a metodologia e o projeto desenvolvidos.

Dise��o de sistemas de comunicaciones de alta velocidad. Design of high-speed communication systems.

El crecimiento exponencial del tr��fico de datos es uno de los mayores desaf��os que enfrentan actualmente los sistemas de comunicaciones, debiendo los mismos ser capaces de soportar velocidades de procesamiento de datos cada vez mas altas. En particular, el consumo de potencia se ha transformado en uno de los par��metros de dise��o m��s cr��ticos, generando la necesidad de investigar el uso de nuevas arquitecturas y algoritmos para el procesamiento digital de la informaci��n. Por otro lado, el an��lisis y evaluaci��n de nuevas t��cnicas de procesamiento presenta dificultades dadas las altas velocidades a las que deben operar, resultando frecuentemente ineficiente el uso de la simulaci��n basada en software como m��todo. En este contexto, el uso de electr��nica programable ofrece una oportunidad a bajo costo donde no solo se evaluan nuevas t��cnicas de dise��o de alta velocidad sino tambi��n se valida su implementaci��n en desarrollos tecnol��gicos. El presente proyecto tiene como objetivo principal el estudio y desarrollo de nuevas arquitecturas y algoritmos en electr��nica programable para el procesamiento de datos a alta velocidad. El m��todo a utilizar ser�� la programaci��n en dispositivos FPGA (Field-Programmable Gate Array) que ofrecen una buena relaci��n costo-beneficio y gran flexibilidad para integrarse con otros dispositivos de comunicaciones. Para la etapas de dise��o, simulaci��n y programaci��n se utilizaran herramientas CAD (Computer-Aided Design) orientadas a sistemas electr��nicos digitales. El proyecto beneficiara a estudiantes de grado y postgrado de carreras afines a la inform��tica y las telecomunicaciones, contribuyendo al desarrollo de proyectos finales y tesis doctorales. Los resultados del proyecto ser��n publicados en conferencias y/o revistas nacionales e internacionales y divulgados a trav��s de charlas de difusi��n y/o encuentros. El proyecto se enmarca dentro de un ��rea de gran importancia para la Provincia de C��rdoba, como lo es la inform��tica y las telecomunicaciones, y promete generar conocimiento de gran valor agregado que pueda ser transferido a empresas tecnol��gicas de la Provincia de C��rdoba a trav��s de consultorias o desarrollos de productos.

Optimizaci��n de Arquitecturas de Procesamiento Digital de Se��ales en L��gica Programable para Aplicaciones en Vuelos No Tripulados

En dispositivos electr��nicos de ��ltima generaci��n destinados a funciones de comunicaci��n o control autom��tico, los algoritmos de procesamiento digital de se��ales trasladados al hardware han ocupado un lugar fundamental. Es decir el estado de arte en el ��rea de las comunicaciones y control puede resumirse en algoritmos basados en procesamiento digital de se��ales. Las implementaciones digitales de estos algoritmos han sido estudiadas en ��reas de la inform��tica desde hace tiempo. Sin embargo, aunque el incremento en la complejidad de los algoritmos modernos permite alcanzar desempe��os atractivos en aplicaciones espec��ficas, a su vez impone restricciones en la velocidad de operaci��n que han motivado el dise��o directamente en hardware de arquitecturas para alto rendimiento. En este contexto, los circuitos electr��nicos basados en l��gica programable, principalmente los basados en FPGA (Field-Programmable Gate Array), permiten obtener medidas de desempe��o altamente confiables que proporcionan el acercamiento necesario hacia el dise��o electr��nico de circuitos para aplicaciones espec��ficas ���ASIC-VLSI��� (Application Specific Integrated Circuit - Very Large Scale Integration). En este proyecto se analiza el dise��o y la implementaci��n de aquitecturas electr��nicas para el procesamiento digital de se��ales, con el objeto de obtener medidas reales sobre el comportamiento del canal inal��mbrico y su influencia sobre la estimaci��n y el control de trayectoria en veh��culos a��reos no tripulados (UAV, Unmanned Aerial Vehicle). Para esto se propone analizar un dispositivo h��brido basado en microcontroladores y circuitos FPGA y sobre este mismo dispositivo implementar mediante algoritmo un control de trayectoria que permita mantener un punto fijo en el centro del cuadro de una c��mara de video a bordo de un UAV, que sea eficiente en t��rminos de velocidad de operaci��n, dimensiones y consumo de energ��a.

Aceleraci��n de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de c��mputo en nuestros d��as viene dado por la paralelizaci��n del procesamiento, dadas las caracter��sticas que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleraci��n de los algoritmos en ejecuci��n (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es espec��fica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general m��s comunes son los multicore, procesadores paralelos, tambi��n denominados Symmetric Multi-Processors (SMP). Hoy en d��a es dif��cil hallar un procesador para computadoras de escritorio que no tengan alg��n tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada d��a nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de c��mputo por medio de disponer de m��ltiples unidades de procesamiento dentro de su composici��n electr��nica, a tal punto que en la actualidad no es dif��cil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y espec��ficos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en com��n con el procesamiento cient��fico, estos dispositivos han ido reorient��ndose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP se��alados anteriormente, las GPGPU no son de prop��sito general y tienen sus complicaciones para uso general debido al l��mite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilizaci��n. Los dispositivos de l��gica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementaci��n de algoritmos espec��ficos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programaci��n y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo est�� enfocado en analizar las caracter��sticas especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilizaci��n pueda obtener rendimientos de procesamiento acordes al n��mero de recursos utilizados y combinarlos de forma tal que su complementaci��n sea ben��fica. Espec��ficamente, partiendo desde las caracter��sticas del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las caracter��sticas de los algoritmos paralelos determinar�� a su vez cu��l de estos nuevos tipos de hardware son los mas adecuados para su instanciaci��n. En particular ser��n tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tama��o de datos a procesar y la complejidad de la programaci��n paralela en cada tipo de hardware. Today��s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme

Comparison and Evaluation of Eddy Current Sensors

In the work eddy current sensors are described and evaluated. Theoretical part includes physical basics of the eddy currents, overview of available commercial products and technologies. Industrial sensors operation was assessed based on several working modes. Apart from this, the model was created in Matlab Simulink with Xilinx Blockset and then translated into a Xilinx ISE Design Suite compatible project. The performance of the resulting implementation was compared to the existing implementation in the Xilinx Spartan 3 FPGA board with the custom made sensor. Additionally, an introduction to FPGAs and VHDL is presented.

Teste da rede de interconex��es de field programmable analog arrays

Os dispositivos anal��gicos program��veis (FPAAs, do ingl��s, Field Programmable Analog Arrays), apesar de ainda n��o terem a mesma popularidade de seus pares digitais (FPGAs, do ingl��s, Field Programmable Gate Arrays), possuem uma gama de aplica����es bastante ampla, que vai desde o condicionamento de sinais em sistemas de instrumenta����o, at�� o processamento de sinais de radiofreq����ncia (RF) em telecomunica����es. Por��m, ao mesmo tempo em que os FPAAs trouxeram um impressionante ganho na agilidade de concep����o de circuitos anal��gicos, tamb��m trouxeram um conjunto de novos problemas relativos ao teste deste tipo de dispositivo. Os FPAAs podem ser divididos em duas partes fundamentais: seus blocos program��veis b��sicos (CABs, do ingl��s, Configurable Analog Blocks) e sua rede de interconex��es. A rede de interconex��es, por sua vez, pode ser dividida em duas partes: interconex��es internas (locais e globais entre CABs) e interconex��es externas (envolvendo c��lulas de I/O). Todas estas partes apresentam caracter��sticas estruturais e funcionais distintas, de forma que devem ser testadas separadamente, pois necessitam que se considerem modelos de falhas, configura����es e est��mulos de teste espec��ficos para assegurar uma boa taxa de detec����o de defeitos. Como trabalhos anteriores j�� estudaram o teste dos CABs, o foco desta disserta����o est�� direcionado ao desenvolvimento de metodologias que se prop��em a testar a rede de interconex��es de FPAAs. Apesar das v��rias diferen��as entre as redes de interconex��es de FPGAs e FPAAs, muitas tamb��m s��o as semelhan��as entre elas, sendo, portanto, indiscut��vel que o ponto de partida deste trabalho tenha que ser o estudo das muitas t��cnicas propostas para o teste de interconex��es em FPGAs, para posterior adapta����o ao caso dos FPAAs. Al��m disto, embora o seu foco n��o recaia sobre o teste de CABs, pretende-se utiliz��-los como recursos internos do dispositivo pass��veis de gerar sinais e analisar respostas de teste, propondo uma abordagem de auto-teste integrado de interconex��es que reduza o custo relativo ao equipamento externo de teste. Eventualmente, estes mesmos recursos poder��o tamb��m ser utilizados para diagn��stico das partes defeituosas. Neste trabalho, utiliza-se como ve��culo de experimenta����o um dispositivo espec��fico (Anadigm AN10E40), mas pretende-se que as metodologias de teste propostas sejam abrangentes e possam ser facilmente adaptadas a outros FPAAs comerciais que apresentem redes de interconex��o semelhantes.

Implementa����o e an��lise de desempenho dos protocolos de criptografia neural e Diffie-Hellman em sistemas RFID utilizando uma plataforma embarcada

RFID (Radio Frequency Identification) identifies object by using the radio frequency which is a non-contact automatic identification technique. This technology has shown its powerful practical value and potential in the field of manufacturing, retailing, logistics and hospital automation. Unfortunately, the key problem that impacts the application of RFID system is the security of the information. Recently, researchers have demonstrated solutions to security threats in RFID technology. Among these solutions are several key management protocols. This master dissertations presents a performance evaluation of Neural Cryptography and Diffie-Hellman protocols in RFID systems. For this, we measure the processing time inherent in these protocols. The tests was developed on FPGA (Field-Programmable Gate Array) platform with Nios IIr embedded processor. The research methodology is based on the aggregation of knowledge to development of new RFID systems through a comparative analysis between these two protocols. The main contributions of this work are: performance evaluation of protocols (Diffie-Hellman encryption and Neural) on embedded platform and a survey on RFID security threats. According to the results the Diffie-Hellman key agreement protocol is more suitable for RFID systems

Discrete wavelet transform signal analyzer

This paper addresses the problem of processing biological data, such as cardiac beats in the audio and ultrasonic range, and on calculating wavelet coefficients in real time, with the processor clock running at a frequency of present application-specified integrated circuits and field programmable gate array. The parallel filter architecture for discrete wavelet transform (DWT) has been improved, calculating the wavelet coefficients in real time with hardware reduced up to 60%. The new architecture, which also processes inverse DWT, is implemented with the Radix-2 or the Booth-Wallace constant multipliers. One integrated circuit signal analyzer in the ultrasonic range, including series memory register banks, is presented. �� 2007 IEEE.

Um sistema eletr��nico de 2kW para emula����o/simula����o experimental da caracter��stica est��tica de sa��da, tens��o (versus) corrente, de sistemas de gera����o com c��lulas combust��vel tipo PEM

Coordena����o de Aperfei��oamento de Pessoal de N��vel Superior (CAPES)

M��todo para arquitetura de computador reconfigur��vel e sujeita a constantes otimiza����es

Patente de inven����o de um m��todo para arquitetura de computador reconfigur��vel e sujeita a constantes otimiza����es que compreende uma arquitetura de computador implementada em FPGA (Field Programmable Gate Array).

Simula����o em tempo real de sistemas de distribui����o de energia el��trica utilizando-se estruturas com descri����o de hardware em software

P��s-gradua����o em Engenharia El��trica - FEIS

Brain-Computer Interfaces: Desarrollo de un sistema de identificaci��n de estados mentales alfa

En el mundo actual las aplicaciones basadas en sistemas biom��tricos, es decir, aquellas que miden las se��ales el��ctricas de nuestro organismo, est��n creciendo a un gran ritmo. Todos estos sistemas incorporan sensores biom��dicos, que ayudan a los usuarios a controlar mejor diferentes aspectos de la rutina diaria, como podr��a ser llevar un seguimiento detallado de una rutina deportiva, o de la calidad de los alimentos que ingerimos. Entre estos sistemas biom��tricos, los que se basan en la interpretaci��n de las se��ales cerebrales, mediante ensayos de electroencefalograf��a o EEG est��n cogiendo cada vez m��s fuerza para el futuro, aunque est��n todav��a en una situaci��n bastante incipiente, debido a la elevada complejidad del cerebro humano, muy desconocido para los cient��ficos hasta el siglo XXI. Por estas razones, los dispositivos que utilizan la interfaz cerebro-m��quina, tambi��n conocida como BCI (Brain Computer Interface), est��n cogiendo cada vez m��s popularidad. El funcionamiento de un sistema BCI consiste en la captaci��n de las ondas cerebrales de un sujeto para despu��s procesarlas e intentar obtener una representaci��n de una acci��n o de un pensamiento del individuo. Estos pensamientos, correctamente interpretados, son posteriormente usados para llevar a cabo una acci��n. Ejemplos de aplicaci��n de sistemas BCI podr��an ser mover el motor de una silla de ruedas el��ctrica cuando el sujeto realice, por ejemplo, la acci��n de cerrar un pu��o, o abrir la cerradura de tu propia casa usando un patr��n cerebral propio. Los sistemas de procesamiento de datos est��n evolucionando muy r��pido con el paso del tiempo. Los principales motivos son la alta velocidad de procesamiento y el bajo consumo energ��tico de las FPGAs (Field Programmable Gate Array). Adem��s, las FPGAs cuentan con una arquitectura reconfigurable, lo que las hace m��s vers��tiles y potentes que otras unidades de procesamiento como las CPUs o las GPUs.En el CEI (Centro de Electr��nica Industrial), donde se lleva a cabo este TFG, se dispone de experiencia en el dise��o de sistemas reconfigurables en FPGAs. Este TFG es el segundo de una l��nea de proyectos en la cual se busca obtener un sistema capaz de procesar correctamente se��ales cerebrales, para llegar a un patr��n com��n que nos permita actuar en consecuencia. M��s concretamente, se busca detectar cuando una persona est�� qued��ndose dormida a trav��s de la captaci��n de unas ondas cerebrales, conocidas como ondas alfa, cuya frecuencia est�� acotada entre los 8 y los 13 Hz. Estas ondas, que aparecen cuando cerramos los ojos y dejamos la mente en blanco, representan un estado de relajaci��n mental. Por tanto, este proyecto comienza como inicio de un sistema global de BCI, el cual servir�� como primera toma de contacto con el procesamiento de las ondas cerebrales, para el posterior uso de hardware reconfigurable sobre el cual se implementar��n los algoritmos evolutivos. Por ello se vuelve necesario desarrollar un sistema de procesamiento de datos en una FPGA. Estos datos se procesan siguiendo la metodolog��a de procesamiento digital de se��ales, y en este caso se realiza un an��lisis de la frecuencia utilizando la transformada r��pida de Fourier, o FFT. Una vez desarrollado el sistema de procesamiento de los datos, se integra con otro sistema que se encarga de captar los datos recogidos por un ADC (Analog to Digital Converter), conocido como ADS1299. Este ADC est�� especialmente dise��ado para captar potenciales del cerebro humano. De esta forma, el sistema final capta los datos mediante el ADS1299, y los env��a a la FPGA que se encarga de procesarlos. La interpretaci��n es realizada por los usuarios que analizan posteriormente los datos procesados. Para el desarrollo del sistema de procesamiento de los datos, se dispone primariamente de dos plataformas de estudio, a partir de las cuales se captar��n los datos para despu��s realizar el procesamiento: 1. La primera consiste en una herramienta comercial desarrollada y distribuida por OpenBCI, proyecto que se dedica a la venta de hardware para la realizaci��n de EEG, as�� como otros ensayos. Esta herramienta est�� formada por un microprocesador, un m��dulo de memoria SD para el almacenamiento de datos, y un m��dulo de comunicaci��n inal��mbrica que transmite los datos por Bluetooth. Adem��s cuenta con el mencionado ADC ADS1299. Esta plataforma ofrece una interfaz gr��fica que sirve para realizar la investigaci��n previa al dise��o del sistema de procesamiento, al permitir tener una primera toma de contacto con el sistema. 2. La segunda plataforma consiste en un kit de evaluaci��n para el ADS1299, desde la cual se pueden acceder a los diferentes puertos de control a trav��s de los pines de comunicaci��n del ADC. Esta plataforma se conectar�� con la FPGA en el sistema integrado. Para entender c��mo funcionan las ondas m��s simples del cerebro, as�� como saber cu��les son los requisitos m��nimos en el an��lisis de ondas EEG se realizaron diferentes consultas con el Dr Ceferino Maestu, neurofisi��logo del Centro de Tecnolog��a Biom��dica (CTB) de la UPM. ��l se encarg�� de introducirnos en los distintos procedimientos en el an��lisis de ondas en electroencefalogramas, as�� como la forma en que se deben de colocar los electrodos en el cr��neo. Para terminar con la investigaci��n previa, se realiza en MATLAB un primer modelo de procesamiento de los datos. Una caracter��stica muy importante de las ondas cerebrales es la aleatoriedad de las mismas, de forma que el an��lisis en el dominio del tiempo se vuelve muy complejo. Por ello, el paso m��s importante en el procesamiento de los datos es el paso del dominio temporal al dominio de la frecuencia, mediante la aplicaci��n de la transformada r��pida de Fourier o FFT (Fast Fourier Transform), donde se pueden analizar con mayor precisi��n los datos recogidos. El modelo desarrollado en MATLAB se utiliza para obtener los primeros resultados del sistema de procesamiento, el cual sigue los siguientes pasos. 1. Se captan los datos desde los electrodos y se escriben en una tabla de datos. 2. Se leen los datos de la tabla. 3. Se elige el tama��o temporal de la muestra a procesar. 4. Se aplica una ventana para evitar las discontinuidades al principio y al final del bloque analizado. 5. Se completa la muestra a convertir con con zero-padding en el dominio del tiempo. 6. Se aplica la FFT al bloque analizado con ventana y zero-padding. 7. Los resultados se llevan a una gr��fica para ser analizados. Llegados a este punto, se observa que la captaci��n de ondas alfas resulta muy viable. Aunque es cierto que se presentan ciertos problemas a la hora de interpretar los datos debido a la baja resoluci��n temporal de la plataforma de OpenBCI, este es un problema que se soluciona en el modelo desarrollado, al permitir el kit de evaluaci��n (sistema de captaci��n de datos) actuar sobre la velocidad de captaci��n de los datos, es decir la frecuencia de muestreo, lo que afectar�� directamente a esta precisi��n. Una vez llevado a cabo el primer procesamiento y su posterior an��lisis de los resultados obtenidos, se procede a realizar un modelo en Hardware que siga los mismos pasos que el desarrollado en MATLAB, en la medida que esto sea ��til y viable. Para ello se utiliza el programa XPS (Xilinx Platform Studio) contenido en la herramienta EDK (Embedded Development Kit), que nos permite dise��ar un sistema embebido. Este sistema cuenta con: Un microprocesador de tipo soft-core llamado MicroBlaze, que se encarga de gestionar y controlar todo el sistema; Un bloque FFT que se encarga de realizar la transformada r��pida Fourier; Cuatro bloques de memoria BRAM, donde se almacenan los datos de entrada y salida del bloque FFT y un multiplicador para aplicar la ventana a los datos de entrada al bloque FFT; Un bus PLB, que consiste en un bus de control que se encarga de comunicar el MicroBlaze con los diferentes elementos del sistema. Tras el dise��o Hardware se procede al dise��o Software utilizando la herramienta SDK(Software Development Kit).Tambi��n en esta etapa se integra el sistema de captaci��n de datos, el cual se controla mayoritariamente desde el MicroBlaze. Por tanto, desde este entorno se programa el MicroBlaze para gestionar el Hardware que se ha generado. A trav��s del Software se gestiona la comunicaci��n entre ambos sistemas, el de captaci��n y el de procesamiento de los datos. Tambi��n se realiza la carga de los datos de la ventana a aplicar en la memoria correspondiente. En las primeras etapas de desarrollo del sistema, se comienza con el testeo del bloque FFT, para poder comprobar el funcionamiento del mismo en Hardware. Para este primer ensayo, se carga en la BRAM los datos de entrada al bloque FFT y en otra BRAM los datos de la ventana aplicada. Los datos procesados saldr��n a dos BRAM, una para almacenar los valores reales de la transformada y otra para los imaginarios. Tras comprobar el correcto funcionamiento del bloque FFT, se integra junto al sistema de adquisici��n de datos. Posteriormente se procede a realizar un ensayo de EEG real, para captar ondas alfa. Por otro lado, y para validar el uso de las FPGAs como unidades ideales de procesamiento, se realiza una medici��n del tiempo que tarda el bloque FFT en realizar la transformada. Este tiempo se compara con el tiempo que tarda MATLAB en realizar la misma transformada a los mismos datos. Esto significa que el sistema desarrollado en Hardware realiza la transformada r��pida de Fourier 27 veces m��s r��pido que lo que tarda MATLAB, por lo que se puede ver aqu�� la gran ventaja competitiva del Hardware en lo que a tiempos de ejecuci��n se refiere. En lo que al aspecto did��ctico se refiere, este TFG engloba diferentes campos. En el campo de la electr��nica: ��� Se han mejorado los conocimientos en MATLAB, as�� como diferentes herramientas que ofrece como FDATool (Filter Design Analysis Tool). ��� Se han adquirido conocimientos de t��cnicas de procesado de se��al, y en particular, de an��lisis espectral. ��� Se han mejorado los conocimientos en VHDL, as�� como su uso en el entorno ISE de Xilinx. ��� Se han reforzado los conocimientos en C mediante la programaci��n del MicroBlaze para el control del sistema. ��� Se ha aprendido a crear sistemas embebidos usando el entorno de desarrollo de Xilinx usando la herramienta EDK (Embedded Development Kit). En el campo de la neurolog��a, se ha aprendido a realizar ensayos EEG, as�� como a analizar e interpretar los resultados mostrados en el mismo. En cuanto al impacto social, los sistemas BCI afectan a muchos sectores, donde destaca el volumen de personas con discapacidades f��sicas, para los cuales, este sistema implica una oportunidad de aumentar su autonom��a en el d��a a d��a. Tambi��n otro sector importante es el sector de la investigaci��n m��dica, donde los sistemas BCIs son aplicables en muchas aplicaciones como, por ejemplo, la detecci��n y estudio de enfermedades cognitivas.

An��lisis de las herramientas ORCC y Vivado HLS para la S��ntesis de Modelos de Flujo de Datos RVC-CAL

En este Proyecto Fin de Grado se ha realizado un estudio de c��mo generar, a partir de modelos de flujo de datos en RVC-CAL (Reconfigurable Video Coding ��� CAL Actor Language), modelos VHDL (Versatile Hardware Description Language) mediante Vivado HLS (Vivado High Level Synthesis), incluida en las herramientas disponibles en Vivado de Xilinx. Una vez conseguido el modelo VHDL resultante, la intenci��n es que mediante las herramientas de Xilinx se programe en una FPGA (Field Programmable Gate Array) o el dispositivo Zynq tambi��n desarrollado por Xilinx. RVC-CAL es un lenguaje de flujo de datos que describe la funcionalidad de bloques funcionales, denominados actores. Las funcionalidades que desarrolla un actor se definen como acciones, las cuales pueden ser diferentes en un mismo actor. Los actores pueden comunicarse entre s�� y formar una red de actores o network. Con Vivado HLS podemos obtener un dise��o VHDL a partir de un modelo en lenguaje C. Por lo que la generaci��n de modelos en VHDL a partir de otros en RVC-CAL, requiere una fase previa en la que los modelos en RVC-CAL ser��n compilados para conseguir su equivalente en lenguaje C. El compilador ORCC (Open RVC-CAL Compiler) es la herramienta que nos permite lograr dise��os en lenguaje C partiendo de modelos en RVC-CAL. ORCC no crea directamente el c��digo ejecutable, sino que genera un c��digo fuente disponible para ser compilado por otra herramienta, en el caso de este proyecto, el compilador GCC (Gnu C Compiler) de Linux. En resumen en este proyecto nos encontramos con tres puntos de estudio bien diferenciados, los cuales son: 1. Partimos de modelos de flujo de datos en RVC-CAL, los cuales son compilados por ORCC para alcanzar su traducci��n en lenguaje C. 2. Una vez conseguidos los dise��os equivalentes en lenguaje C, son sintetizados en Vivado HLS para conseguir los modelos en VHDL. 3. Los modelos VHDL resultantes serian manipulados por las herramientas de Xilinx para producir el bitstream que sea programado en una FPGA o en el dispositivo Zynq. En el estudio del segundo punto, nos encontramos con una serie de elementos conflictivos que afectan a la s��ntesis en Vivado HLS de los dise��os en lenguaje C generados por ORCC. Estos elementos est��n relacionados con la manera que se encuentra estructurada la especificaci��n en C generada por ORCC y que Vivado HLS no puede soportar en determinados momentos de la s��ntesis. De esta manera se ha propuesto una transformaci��n ���manual��� de los dise��os generados por ORCC que afecto lo menos posible a los modelos originales para poder realizar la s��ntesis con Vivado HLS y crear el fichero VHDL correcto. De esta forma este documento se estructura siguiendo el modelo de un trabajo de investigaci��n. En primer lugar, se exponen las motivaciones y objetivos que apoyan y se esperan lograr en este trabajo. Seguidamente, se pone de manifiesto un an��lisis del estado del arte de los elementos necesarios para el desarrollo del mismo, proporcionando los conceptos b��sicos para la correcta comprensi��n y estudio del documento. Se realiza una descripci��n de los lenguajes RVC-CAL y VHDL, adem��s de una introducci��n de las herramientas ORCC y Vivado, analizando las bondades y caracter��sticas principales de ambas. Una vez conocido el comportamiento de ambas herramientas, se describen las soluciones desarrolladas en nuestro estudio de la s��ntesis de modelos en RVC-CAL, poni��ndose de manifiesto los puntos conflictivos anteriormente se��alados que Vivado HLS no puede soportar en la s��ntesis de los dise��os en lenguaje C generados por el compilador ORCC. A continuaci��n se presentan las soluciones propuestas a estos errores acontecidos durante la s��ntesis, con las cuales se pretende alcanzar una especificaci��n en C m��s ��ptima para una correcta s��ntesis en Vivado HLS y alcanzar de esta forma los modelos VHDL adecuados. Por ��ltimo, como resultado final de este trabajo se extraen un conjunto de conclusiones sobre todos los an��lisis y desarrollos acontecidos en el mismo. Al mismo tiempo se proponen una serie de l��neas futuras de trabajo con las que se podr��a continuar el estudio y completar la investigaci��n desarrollada en este documento. ABSTRACT. In this Project it has made a study of how to generate, from data flow models in RVC-CAL (Reconfigurable Video Coding - Actor CAL Language), VHDL models (Versatile Hardware Description Language) by Vivado HLS (Vivado High Level Synthesis), included in the tools available in Vivado of Xilinx. Once achieved the resulting VHDL model, the intention is that by the Xilinx tools programmed in FPGA or Zynq device also developed by Xilinx. RVC-CAL is a dataflow language that describes the functionality of functional blocks, called actors. The functionalities developed by an actor are defined as actions, which may be different in the same actor. Actors can communicate with each other and form a network of actors. With Vivado HLS we can get a VHDL design from a model in C. So the generation of models in VHDL from others in RVC-CAL requires a preliminary phase in which the models RVC-CAL will be compiled to get its equivalent in C. The compiler ORCC (Open RVC-CAL Compiler) is the tool that allows us to achieve designs in C language models based on RVC-CAL. ORCC not directly create the executable code but generates an available source code to be compiled by another tool, in the case of this project, the GCC compiler (GNU C Compiler) of Linux. In short, in this project we find three well-defined points of study, which are: 1. We start from data flow models in RVC-CAL, which are compiled by ORCC to achieve its translation in C. 2. Once you realize the equivalent designs in C, they are synthesized in Vivado HLS for VHDL models. 3. The resulting models VHDL would be manipulated by Xilinx tools to produce the bitstream that is programmed into an FPGA or Zynq device. In the study of the second point, we find a number of conflicting elements that affect the synthesis Vivado HLS designs in C generated by ORCC. These elements are related to the way it is structured specification in C generated ORCC and Vivado HLS cannot hold at certain times of the synthesis. Thus it has proposed a "manual" transformation of designs generated by ORCC that affected as little as possible to the original in order to perform the synthesis Vivado HLS and create the correct file VHDL models. Thus this document is structured along the lines of a research. First, the motivations and objectives that support and hope to reach in this work are presented. Then it shows an analysis the state of the art of the elements necessary for its development, providing the basics for a correct understanding and study of the document. A description of the RVC-CAL and VHDL languages is made, in addition an introduction of the ORCC and Vivado tools, analyzing the advantages and main features of both. Once you know the behavior of both tools, the solutions developed in our study of the synthesis of RVC-CAL models, introducing the conflicting points mentioned above are described that Vivado HLS cannot stand in the synthesis of design in C language generated by ORCC compiler. Below the proposed solutions to these errors occurred during synthesis, with which it is intended to achieve optimum C specification for proper synthesis Vivado HLS and thus create the appropriate VHDL models are presented. Finally, as the end result of this work a set of conclusions on all analyzes and developments occurred in the same are removed. At the same time a series of future lines of work which could continue to study and complete the research developed in this document are proposed.