Lithologic Control on the Scaling Properties of the First-Order Streams of Drainage Networks: A Monofractal Analysis

The movement of water through the landscape can be investigated at different scales. This study dealt with the interrelation between bedrock lithology and the geometry of the overlying drainage systems. Parameters of fractal analysis, such as fractal dimension and lacunarity, were used to measure and quantify this relationship. The interrelation between bedrock lithology and the geometry of the drainage systems has been widely studied in the last decades. The quantification of this linkage has not yet been clearly established. Several studies have selected river basins or regularly shaped areas as study units, assuming them to be lithologically homogeneous. This study considered irregular distributions of rock types, establishing areas of the soil map (1:25,000) with the same lithologic information as study units. The tectonic stability and the low climatic variability of the study region allowed effective investigation of the lithologic controls on the drainage networks developed on the plutonic rocks, the metamorphic rocks, and the sedimentary materials existing in the study area. To exclude the effect of multiple in- and outflows in the lithologically homogeneous units, we focused this study on the first-order streams of the drainage networks. The geometry of the hydrologic features was quantified through traditional metrics of fluvial geomorphology and scaling parameters of fractal analysis, such as the fractal dimension, the reference density, and the lacunarity. The results demonstrate the scale invariance of both the drainage networks and the set of first-order streams at the study scale and a relationship between scaling in the lithology and the drainage network.

Synthetic strategy of porous ZnO and CdS nanostructures doped ferroelectric liquid crystal and its optical behavior

A simple and scalable chemical approach has been proposed for the generation of 1-dimensional nanostructures of two most important inorganic materials such as zinc oxide and cadmium sulfide. By controlling the growth habit of the nanostructures with manipulated reaction conditions, the diameter and uniformity of the nanowires/nanorods were tailored. We studied extensively optical behavior and structural growth of CdS NWs and ZnO NRs doped ferroelectric liquid crystal Felix-017/100. Due to doping band gap has been changed and several blue shifts occurred in photoluminescence spectra because of nanoconfinement effect and mobility of charges.

Correlation Dimension of Complex Networks

We propose a new measure to characterize the dimension of complex networks based on the ergodic theory of dynamical systems. This measure is derived from the correlation sum of a trajectory generated by a random walker navigating the network, and extends the classical Grassberger-Procaccia algorithm to the context of complex networks. The method is validated with reliable results for both synthetic networks and real-world networks such as the world air-transportation network or urban networks, and provides a computationally fast way for estimating the dimensionality of networks which only relies on the local information provided by the walkers.

UWB doublet generation in an integrated semiconductor optical amplifier Mach-Zehnder interferometer

In this paper, we propose and experimentally demonstrate a novel technique to generate ultrawideband (UWB) doublet pulses by exploiting the cross-phase modulation (XPM) in a semiconductor optical amplifier (SOA). The key component in the proposed system consists on an integrated SOA Mach-Zehnder interferometer (MZI) pumped with a Gaussian pulse modulated optical carrier. The transfer function of the nonlinear conversion process leads to the generation of UWB doublet pulses through the control of the biasing point of the SOA-MZI.

Contribution to active multi-beam reconfigurable antennas for L and S bands

La presente tesis doctoral con título "Contribution to Active Multi-Beam Reconfigurable Antennas for L and S Bands" ha sido desarrollada por el investigador ingeniero de telecomunicación estudiante de doctorado Javier García-Gasco Trujillo en el Grupo de Radiación del Departamento de Señales, Sistemas y Radiocomunicaciones de la ETSI de Telecomunicación de la Universidad Politécnica de Madrid bajo la dirección de los doctores Manuel Sierra Pérez y José Manuel Fernández González. Durante décadas, el desarrollo de antenas de apuntamiento electrónico ha estado limitado al área militar. Su alto coste y su gran complejidad eran los mayores obstáculos que frenaban la introducción de esta tecnología en aplicaciones comerciales de gran escala. La reciente aparición de componentes de estado sólido prácticos, fiables, y de bajo coste ha roto la barrera del coste y ha reducido la complejidad, haciendo que las antenas reconfigurables de apuntamiento electrónico sean una opción viable en un futuro cercano. De esta manera, las antenas phased array podrían llegar a ser la joya de la corona que permitan alcanzar los futuros retos presentes en los sistemas de comunicaciones tanto civiles como militares. Así pues, ahora es el momento de investigar en el desarrollo de antenas de apuntamiento electrónico de bajo coste, donde los nuevos componentes de estado sólido comerciales forman el núcleo duro de la arquitectura. De esta forma, el estudio e implementación de estos arrays de antenas activas de apuntamiento electrónico capaces de controlar la fase y amplitud de las distintas señales implicadas es uno de los grandes retos de nuestro tiempo. Esta tesis se enfrenta a este desafío, proponiendo novedosas redes de apuntamiento electrónico e innovadores módulos de transmisión/recepción (T/R) utilizando componentes de estado sólido de bajo coste, que podrán integrar asequibles antenas activas reconfigurables multihaz en bandas L y S. En la primera parte de la tesis se realiza una descripción del estado del arte de las antenas phased array, incluyendo su base teórica y sus ventajas competitivas. Debido a que las contribuciones obtenidas en la presente tesis han sido realizadas dentro de distintos proyectos de investigación, donde se han manejada antenas de simple/doble polarización circular y simple/doble banda de trabajo, se describen detenidamente los dos proyectos más relevantes de la investigación: el radar de basura espacial de la Agencia Espacial Europea (ESA), Space Situational Awareness (SSA); y la estación base de seguimiento y control de satélites de órbita baja, GEOdesic Dome Array (GEODA). Sin lugar a dudas, los dispositivos desfasadores son uno de los componentes clave en el diseño de antenas phased arrays. Recientemente se ha observado una gran variación en el precio final de estos dispositivos, llegando en ocasiones a límites inasequibles. Así pues, se han propuesto distintas técnicas de conformación de haz alternativas a la utilización de componentes desfasadores comerciales: el desfasador de líneas conmutadas, la red de haz conmutado, y una novedosa red desfasadora divisora/combinadora de potencia. Para mostrar un uso práctico de las mismas, se ha propuesto el uso de las tres alternativas para el caso práctico del subarray de cinco elementos de la celda GEODA-SARAS. Tras dicho estudio se obtiene que la novedosa red desfasadora divisora/combinadora de potencia propuesta es la que mejor relación comportamiento/coste presenta. Para verificar su correcto funcionamiento se construye y mide los dos bloques principales de los que está compuesta la red total, comprobando que en efecto la red responde según lo esperado. La estructura más simple que permite realizar un barrido plano es el array triangular de tres elementos. Se ha realizado el diseño de una nueva red multihaz que es capaz de proporcionar tres haces ortogonales en un ángulo de elevación _0 y un haz adicional en la dirección broadside utilizando el mencionado array triangular de tres elementos como antena. En primer lugar se realizar una breve introducción al estado del arte de las redes clásicas multihaz. Así mismo se comentan innovadores diseños de redes multihaz sin pérdidas. El estudio da paso a las redes disipativas, de tal forma que se analiza su base matemática y se muestran distintas aplicaciones en arrays triangulares de tres elementos. Finalmente, la novedosa red básica propuesta se presenta, mostrando simulaciones y medidas de la misma para el caso prácticoo de GEODA. También se ha diseñado, construido y medido una red compuesta por dos redes básicas complementarias capaz de proporcionar seis haces cuasi-ortogonales en una dirección _0 con dos haces superpuestos en broadside. La red propuesta queda totalmente validada con la fabricación y medida de estos con prototipos. Las cadenas de RF de los módulos T/R de la nueva antena GEODA-SARAS no son algo trivial. Con el fin de mostrar el desarrollo de una cadena compleja con una gran densidad de componentes de estado sólido, se presenta una descripción detallada de los distintos componentes que integran las cadenas de RF tanto en transmisión como en recepción de la nueva antena GEODA-SARAS. Tras presentar las especificaciones de la antena GEODA-SARA y su diagrama de bloques esquemático se describen los dos bloques principales de las cadenas de RF: la celda de cinco elementos, y el módulo de conversión de panel. De la misma manera también se presentará el módulo de calibración integrado dentro de los dos bloques principales. Para comprobar que el funcionamiento esperado de la placa es el adecuado, se realizará un análisis que tratará entre otros datos: la potencia máxima en la entrada del transmisor (comprobando la saturación de la cadena), señal de recepción mínima y máxima (verificando el rango de sensibilidad requerido), y el factor G/T (cumpliendo la especificación necesaria). Así mismo se mostrará un breve estudio del efecto de la cuantificación de la fase en el conformado de haz de RF. Los estudios muestran que la composición de las cadenas de RF permite el cumplimiento de las especificaciones necesarias. Finalmente la tesis muestra las conclusiones globales del trabajo realizado y las líneas futuras a seguir para continuar con esta línea de investigación. ABSTRACT This PhD thesis named "Contribution to Active Multi-Beam Reconfigurable Antennas for L and S Bands", has been written by the Electrical Engineer MSc. researcher Javier García-Gasco Trujillo in the Grupo de Radiación of the Departamento de Señales, Sistemas y Radiocomunicaciones from the ETSI de Telecomunicación of the Universidad Politécnica de Madrid. For decades, the implementation of electronically steerable phased array antennas was confined to the military area. Their high cost and complexity were the major obstacles to introduce this technology in large scale commercial applications. The recent emergence of new practical, low-cost, and highly reliable solid state devices; breaks the barrier of cost and reduces the complexity, making active phased arrays a viable future option. Thus, phased array antennas could be the crown jewel that allow to meet the future challenges in military and civilian communication systems. Now is time to deploy low-cost phased array antennas, where newly commercial components form the core of the architecture. Therefore, the study and implementation of these novel low-cost and highly efficient solid state phased array blocks capable of controlling signal phase/amplitude accurately is one of the great challenges of our time. This thesis faces this challenge, proposing innovative electronic beam steering networks and transmitter/ receiver (T/R) modules using affordable solid state components, which could integrate fair reconfigurable phased array antennas working in L and S bands. In the first part of the thesis, a description of the state of art of phased array antennas, including their fundamentals and their competitive advantages, is presented. Since thesis contributions have been carried out for different research projects, where antennas with single/double circular polarization and single/double working frequency bands have been examined, frameworks of the two more important projects are detailed: the Space Situational Awareness (SSA) programme from the European Space Agency (ESA), and the GEOdesic Dome Array (GEODA) project from ISDEFE-INSA and the ESA. Undoubtedly, phase shifter devices are one of the key components of phased array antennas. Recent years have witnessed wide fluctuations in commercial phase shifter prices, which sometimes led to unaffordable limit. Several RF steering technique alternatives to the commercial phase shifters are proposed, summarized, and compared: the switched line phase shifter, the switched-beam network, and the novel phase shifter power splitter/combiner network. In order to show a practical use of the three different techniques, the five element GEODA-SARAS subarray is proposed as a real case of study. Finally, a practical study of a newly phase shifter power splitter/combiner network for a subarray of five radiating elements with triangular distribution is shown. Measurements of the two different phase shifter power splitter/combiner prototypes integrating the whole network are also depicted, demonstrating their proper performance. A triangular cell of three radiating elements is the simplest way to obtain a planar scanner. A new multibeam network configuration that provides three orthogonal beams in a desired _0 elevation angle and an extra one in the broadside steering direction for a triangular array of three radiating elements is introduced. Firstly, a short introduction to the state of art of classical multi-beam networks is presented. Lossless network analysis, including original lossless network designs, are also commented. General dissipative network theory as well as applications for array antennas of three radiating elements are depicted. The proposed final basic multi-beam network are simulated, built and measured to the GEODA cell practical case. A combined network that provides six orthogonal beams in a desired _0 elevation angle and a double seventh one in the broadside direction by using two complementary proposed basic networks will be shown. Measurements of the whole system will be also depicted, verifying the expected behavior. GEODA-SARAS T/R module RF chains are not a trivial design. A thorough description of all the components compounding GEODA-SARAS T/R module RF chains is presented. After presenting the general specifications of the GEODA-SARAS antenna and its block diagrams; two main blocks of the RF chains, the five element cell and the panel conversion module, are depicted and analyzed. Calibration module integrated within the two main blocks are also depicted. Signal flow throw the system analyzing critical situations such as maximum transmitted power (testing the chain unsaturation), minimum and maximum receiving signal (verifying sensitivity range), maximum receiver interference signals (assuring a proper reception), and G/T factor (fulfilling the technical specification) are evaluated. Phase quantization error effects are also listed. Finally, the manuscript contains the conclusions drawn of the present research and the future work.

A system of systems engineering approach to design new smarter and energy efficient products

The concept of smartness of energy efficient products and systems from a business perspective has been investigated by several authors. The problem of understanding, designing, engineering and governing these technologies requires new concepts. The emergence of these modern technologies causes a myriad of interconnected systems, which are working together to satisfy the necessities of modern life. The problem of understanding, designing, engineering, and governing these technologies requires new concepts. Development of System of System Engineering (SoSE) is an attempt by the systems engineering and science community to fulfill this requirement.

DPSK signals demodulation based on a multimode fiber with a central dip

Differential Phase Shift Keying (DPSK) modulation format has been shown as a robust solution for next-generation optical transmission systems. One key device enabling such systems is a delay interferometer, converting the phase modulation signal into the intensity modulation signal to be detected by the photodiodes. Usually, a standard Mach-Zehnder interferometer (MZI) is used for demodulating a DPSK signal. In this paper, we develop an MZI which is based on all-fiber Multimode Interference (MI) structure: a multimode fiber (MMF) with a central dip, located between two single-mode fibers (SMFs) without any transition zones. The MI based MZI (MI-MZI) is more stable than the standard MZI as the two arms share the same MMF, reducing the impact of the external effects, such as temperature and others. Performance of this MI-MZI is analyzed theoretically and experimentally from transmission spectrum. Experimental results shows that high interference extinction ratio is obtained, which is far higher than that obtained from a normal graded-index based MI-MZI. Finally, by software simulation, we demonstrate that our proposed MI-MZI can be used for demodulating a 40 Gbps DPSK signal. The performance of the MI-MZI based DPSK receiver is analyzed from the sensitivity. Simulation results show that sensitivity of the proposed receiver is about -22.3 dBm for a BER of 10-15 and about -23.8 dBm for a BER of 10-9.

Ground and airborne level optical sensors: is it possible to estimate maize crop N status?

Adjusting N fertilizer application to crop requirements is a key issue to improve fertilizer efficiency, reducing unnecessary input costs to farmers and N environmental impact. Among the multiple soil and crop tests developed, optical sensors that detect crop N nutritional status may have a large potential to adjust N fertilizer recommendation (Samborski et al. 2009). Optical readings are rapid to take and non-destructive, they can be efficiently processed and combined to obtain indexes or indicators of crop status. However, other physiological stress conditions may interfere with the readings and detection of the best crop nutritional status indicators is not always and easy task. Comparison of different equipments and technologies might help to identify strengths and weakness of the application of optical sensors for N fertilizer recommendation. The aim of this study was to evaluate the potential of various ground-level optical sensors and narrow-band indices obtained from airborne hyperspectral images as tools for maize N fertilizer recommendations. Specific objectives were i) to determine which indices could detect differences in maize plants treated with different N fertilizer rates, and ii) to evaluate its ability to identify N-responsive from non-responsive sites.

Development and fabrication of optical biosensors based on biophotonic sensing cells (BICELLs)

El objetivo de esta tesis es el desarrollo y caracterización de biosensores ópticos sin marcado basados en celdas sensoras biofotónicas (BICELLs). Éstas son un nuevo concepto de biosensor desarrollado por el grupo de investigación y consiste en la combinación de técnicas de interrogación vertical, junto a estructuras fotónicas producidas usando métodos de micro- y nanofabricación. Varias conclusiones son extraídas de este trabajo. La primera, que se ha definido una BICELL estándar basada en interferómetros Fabry-Perot (FP). Se ha demostrado su capacidad para la comparación de rendimiento entre BICELLs estructuradas y para la realización de inmunoensayos de bajo coste. Se han estudiado diferentes técnicas de fabricación disponibles para la producción de BICELLs. Se determinó que la litografía de contacto a nivel de oblea produce estructuras de bajo coste, reproducibles y de alta calidad. La resolución alcanzada ha sido de 700 nm. El estudio de la respuesta a inmunoensayos de las BICELLs producidas se ha desarrollado en este trabajo. Se estudió la influencia de BICELLs basadas en diferentes geometrías y tamaños. De aquí resulta un nuevo enfoque para predecir el comportamiento de respuesta para la detección biológica de cualquier biosensor óptico estructurado, relacionando su superficie efectiva y su sensibilidad óptica. También se demostró una técnica novedosa y de bajo coste para la caracterización experimental de la sensibilidad óptica, basada en el depósito de películas ultradelgadas. Finalmente, se ha demostrado el uso de BICELLs desarrolladas en esta tesis, en la detección de aplicaciones reales, tales como hormonas, virus y proteínas. ABSTRACT The objective of this thesis is the development and characterization of optical label-free biosensors based on Bio-Photonic sensing Cells (BICELLs). BICELL is a novel biosensor concept developed by the research group, and it consists of a combination of vertical interrogation optical techniques and photonic structures produced by using micro- and nano-fabrication methods. Several main conclusions are extracted from this work. Firstly, a standard BICELL is defined based on FP interferometers, which demonstrated its capacity for accomplishing performance comparisons among different structured BICELLs, as well as to achieve low-cost immunoassays. Different available fabrication techniques were studied for BICELL manufacturing. It is found that contact lithography at wafer scale produce cost-effective, reproducible and high quality structures. The resolution achieved was 700 nm. Study on the response of developed BICELLs to immunoassays is performed within this work. It is therefore studied the influence of BICELLs based on different geometries and sizes in the immunoassay, which resulted in a new approach to predict the biosensing behaviour of any structured optical biosensor relating to its effective surface and optical sensitivity. Also, it is demonstrated a novel and low-cost characterization technique of the experimental optical sensitivity, based on ultrathin-film deposition. Finally, it is also demonstrated the capability of using the developed BICELLs in this thesis for real applications detection of hormones, virus and proteins.

A methodology to analyze, design and implement very fast and robust controls of Buck-type converters

La electrónica digital moderna presenta un desafío a los diseñadores de sistemas de potencia. El creciente alto rendimiento de microprocesadores, FPGAs y ASICs necesitan sistemas de alimentación que cumplan con requirimientos dinámicos y estáticos muy estrictos. Específicamente, estas alimentaciones son convertidores DC-DC de baja tensión y alta corriente que necesitan ser diseñados para tener un pequeño rizado de tensión y una pequeña desviación de tensión de salida bajo transitorios de carga de una alta pendiente. Además, dependiendo de la aplicación, se necesita cumplir con otros requerimientos tal y como proveer a la carga con ”Escalado dinámico de tensión”, donde el convertidor necesitar cambiar su tensión de salida tan rápidamente posible sin sobreoscilaciones, o ”Posicionado Adaptativo de la Tensión” donde la tensión de salida se reduce ligeramente cuanto más grande sea la potencia de salida. Por supuesto, desde el punto de vista de la industria, las figuras de mérito de estos convertidores son el coste, la eficiencia y el tamaño/peso. Idealmente, la industria necesita un convertidor que es más barato, más eficiente, más pequeño y que aún así cumpla con los requerimienos dinámicos de la aplicación. En este contexto, varios enfoques para mejorar la figuras de mérito de estos convertidores se han seguido por la industria y la academia tales como mejorar la topología del convertidor, mejorar la tecnología de semiconducores y mejorar el control. En efecto, el control es una parte fundamental en estas aplicaciones ya que un control muy rápido hace que sea más fácil que una determinada topología cumpla con los estrictos requerimientos dinámicos y, consecuentemente, le da al diseñador un margen de libertar más amplio para mejorar el coste, la eficiencia y/o el tamaño del sistema de potencia. En esta tesis, se investiga cómo diseñar e implementar controles muy rápidos para el convertidor tipo Buck. En esta tesis se demuestra que medir la tensión de salida es todo lo que se necesita para lograr una respuesta casi óptima y se propone una guía de diseño unificada para controles que sólo miden la tensión de salida Luego, para asegurar robustez en controles muy rápidos, se proponen un modelado y un análisis de estabilidad muy precisos de convertidores DC-DC que tienen en cuenta circuitería para sensado y elementos parásitos críticos. También, usando este modelado, se propone una algoritmo de optimización que tiene en cuenta las tolerancias de los componentes y sensados distorsionados. Us ando este algoritmo, se comparan controles muy rápidos del estado del arte y su capacidad para lograr una rápida respuesta dinámica se posiciona según el condensador de salida utilizado. Además, se propone una técnica para mejorar la respuesta dinámica de los controladores. Todas las propuestas se han corroborado por extensas simulaciones y prototipos experimentales. Con todo, esta tesis sirve como una metodología para ingenieros para diseñar e implementar controles rápidos y robustos de convertidores tipo Buck. ABSTRACT Modern digital electronics present a challenge to designers of power systems. The increasingly high-performance of microprocessors, FPGAs (Field Programmable Gate Array) and ASICs (Application-Specific Integrated Circuit) require power supplies to comply with very demanding static and dynamic requirements. Specifically, these power supplies are low-voltage/high-current DC-DC converters that need to be designed to exhibit low voltage ripple and low voltage deviation under high slew-rate load transients. Additionally, depending on the application, other requirements need to be met such as to provide to the load ”Dynamic Voltage Scaling” (DVS), where the converter needs to change the output voltage as fast as possible without underdamping, or ”Adaptive Voltage Positioning” (AVP) where the output voltage is slightly reduced the greater the output power. Of course, from the point of view of the industry, the figures of merit of these converters are the cost, efficiency and size/weight. Ideally, the industry needs a converter that is cheaper, more efficient, smaller and that can still meet the dynamic requirements of the application. In this context, several approaches to improve the figures of merit of these power supplies are followed in the industry and academia such as improving the topology of the converter, improving the semiconductor technology and improving the control. Indeed, the control is a fundamental part in these applications as a very fast control makes it easier for the topology to comply with the strict dynamic requirements and, consequently, gives the designer a larger margin of freedom to improve the cost, efficiency and/or size of the power supply. In this thesis, how to design and implement very fast controls for the Buck converter is investigated. This thesis proves that sensing the output voltage is all that is needed to achieve an almost time-optimal response and a unified design guideline for controls that only sense the output voltage is proposed. Then, in order to assure robustness in very fast controls, a very accurate modeling and stability analysis of DC-DC converters is proposed that takes into account sensing networks and critical parasitic elements. Also, using this modeling approach, an optimization algorithm that takes into account tolerances of components and distorted measurements is proposed. With the use of the algorithm, very fast analog controls of the state-of-the-art are compared and their capabilities to achieve a fast dynamic response are positioned de pending on the output capacitor. Additionally, a technique to improve the dynamic response of controllers is also proposed. All the proposals are corroborated by extensive simulations and experimental prototypes. Overall, this thesis serves as a methodology for engineers to design and implement fast and robust controls for Buck-type converters.

Analysis of quality of experience in 3D video systems

Esta tesis presenta un estudio exhaustivo sobre la evaluación de la calidad de experiencia (QoE, del inglés Quality of Experience) percibida por los usuarios de sistemas de vídeo 3D, analizando el impacto de los efectos introducidos por todos los elementos de la cadena de procesamiento de vídeo 3D. Por lo tanto, se presentan varias pruebas de evaluación subjetiva específicamente diseñadas para evaluar los sistemas considerados, teniendo en cuenta todos los factores perceptuales relacionados con la experiencia visual tridimensional, tales como la percepción de profundidad y la molestia visual. Concretamente, se describe un test subjetivo basado en la evaluación de degradaciones típicas que pueden aparecer en el proceso de creación de contenidos de vídeo 3D, por ejemplo debidas a calibraciones incorrectas de las cámaras o a algoritmos de procesamiento de la señal de vídeo (p. ej., conversión de 2D a 3D). Además, se presenta el proceso de generación de una base de datos de vídeos estereoscópicos de alta calidad, disponible gratuitamente para la comunidad investigadora y que ha sido utilizada ampliamente en diferentes trabajos relacionados con vídeo 3D. Asimismo, se presenta otro estudio subjetivo, realizado entre varios laboratorios, con el que se analiza el impacto de degradaciones causadas por la codificación de vídeo, así como diversos formatos de representación de vídeo 3D. Igualmente, se describen tres pruebas subjetivas centradas en el estudio de posibles efectos causados por la transmisión de vídeo 3D a través de redes de televisión sobre IP (IPTV, del inglés Internet Protocol Television) y de sistemas de streaming adaptativo de vídeo. Para estos casos, se ha propuesto una innovadora metodología de evaluación subjetiva de calidad vídeo, denominada Content-Immersive Evaluation of Transmission Impairments (CIETI), diseñada específicamente para evaluar eventos de transmisión simulando condiciones realistas de visualización de vídeo en ámbitos domésticos, con el fin de obtener conclusiones más representativas sobre la experiencia visual de los usuarios finales. Finalmente, se exponen dos experimentos subjetivos comparando varias tecnologías actuales de televisores 3D disponibles en el mercado de consumo y evaluando factores perceptuales de sistemas Super Multiview Video (SMV), previstos a ser la tecnología futura de televisores 3D de consumo, gracias a una prometedora visualización de contenido 3D sin necesidad de gafas específicas. El trabajo presentado en esta tesis ha permitido entender los factores perceptuales y técnicos relacionados con el procesamiento y visualización de contenidos de vídeo 3D, que pueden ser de utilidad en el desarrollo de nuevas tecnologías y técnicas de evaluación de la QoE, tanto metodologías subjetivas como métricas objetivas. ABSTRACT This thesis presents a comprehensive study of the evaluation of the Quality of Experience (QoE) perceived by the users of 3D video systems, analyzing the impact of effects introduced by all the elements of the 3D video processing chain. Therefore, various subjective assessment tests are presented, particularly designed to evaluate the systems under consideration, and taking into account all the perceptual factors related to the 3D visual experience, such as depth perception and visual discomfort. In particular, a subjective test is presented, based on evaluating typical degradations that may appear during the content creation, for instance due to incorrect camera calibration or video processing algorithms (e.g., 2D to 3D conversion). Moreover, the process of generation of a high-quality dataset of 3D stereoscopic videos is described, which is freely available for the research community, and has been already widely used in different works related with 3D video. In addition, another inter-laboratory subjective study is presented analyzing the impact of coding impairments and representation formats of stereoscopic video. Also, three subjective tests are presented studying the effects of transmission events that take place in Internet Protocol Television (IPTV) networks and adaptive streaming scenarios for 3D video. For these cases, a novel subjective evaluation methodology, called Content-Immersive Evaluation of Transmission Impairments (CIETI), was proposed, which was especially designed to evaluate transmission events simulating realistic home-viewing conditions, to obtain more representative conclusions about the visual experience of the end users. Finally, two subjective experiments are exposed comparing various current 3D displays available in the consumer market, and evaluating perceptual factors of Super Multiview Video (SMV) systems, expected to be the future technology for consumer 3D displays thanks to a promising visualization of 3D content without specific glasses. The work presented in this thesis has allowed to understand perceptual and technical factors related to the processing and visualization of 3D video content, which may be useful in the development of new technologies and approaches for QoE evaluation, both subjective methodologies and objective metrics.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Design, Technology and Characterization of Micromechanised Sensors and Actuators for Harsh Environments

Los sistemas micro electro mecánicos (MEMS) han demostrado ser una exitosa familia de dispositivos que pueden usarse como plataforma para el desarrollo de dispositivos con aplicaciones en óptica, comunicaciones, procesado de señal y sensorización. Los dispositivos MEMS estándar suelen estar fabricados usando tecnología de silicio. Sin embargo, el rendimiento de estos MEMS se puede mejorar si se usan otros materiales. Por ejemplo, el diamante nanocristalino (NCD) ofrece unas excelentes propiedades mecánicas, transparencia y una superficie fácil de funcionalizar. Por otro lado, el sistema de materiales (In; Ga; Al)N, los materiales IIIN, se pueden usar para producir estructuras monocristalinas con alta sensibilidad mecánica y química. Además, el AlN se puede depositar por pulverización catódica reactiva sobre varios substratos, incluyendo NCD, para formar capas policristalinas orientadas con alta respuesta piezoeléctrica. Adicionalmente, tanto el NCD como los materiales III-N muestran una gran estabilidad térmica y química, lo que los hace una elección idónea para desarrollar dispositivos para aplicaciones para alta temperatura, ambientes agresivos e incluso para aplicaciones biocompatibles. En esta tesis se han usado estos materiales para el diseño y medición de demostradores tecnológicos. Se han perseguido tres objetivos principales: _ Desarrollo de unos procesos de fabricación apropiados. _ Medición de las propiedades mecánicas de los materiales y de los factores que limitan el rendimiento de los dispositivos. _ Usar los datos medidos para desarrollar dispositivos demostradores complejos. En la primera parte de esta tesis se han estudiado varias técnicas de fabricación. La estabilidad de estos materiales impide el ataque y dificulta la producción de estructuras suspendidas. Los primeros capítulos de esta disertación se dedican al desarrollo de unos procesos de transferencia de patrones por ataque seco y a la optimización del ataque húmedo sacrificial de varios substratos propuestos. Los resultados de los procedimientos de ataque se presentan y se describe la optimización de las técnicas para la fabricación de estructuras suspendidas de NCD y materiales III-N. En un capítulo posterior se estudia el crecimiento de AlN por pulverización catódica. Como se ha calculado en esta disertación para obtener una actuación eficiente de MEMS, las capas de AlN han de ser finas, típicamente d < 200 nm, lo que supone serias dificultades para la obtención de capas orientadas con respuesta piezoeléctrica. Las condiciones de depósito se han mapeado para identificar las fronteras que proporcionan el crecimiento de material orientado desde los primeros pasos del proceso. Además, durante la optimización de los procesos de ataque se estudió un procedimiento para fabricar películas de GaN nanoporoso. Estas capas porosas pueden servir como capas sacrificiales para la fabricación de estructuras suspendidas de GaN con baja tensión residual o como capas para mejorar la funcionalización superficial de sensores químicos o biológicos. El proceso de inducción de poros se discutirá y también se presentarán experimentos de ataque y funcionalización. En segundo lugar, se han determinado las propiedades mecánicas del NCD y de los materiales III-N. Se han fabricado varias estructuras suspendidas para la medición del módulo de Young y de la tensión residual. Además, las estructuras de NCD se midieron en resonancia para calcular el rendimiento de los dispositivos en términos de frecuencia y factor de calidad. Se identificaron los factores intrínsecos y extrínsecos que limitan ambas figuras de mérito y se han desarrollado modelos para considerar estas imperfecciones en las etapas de diseño de los dispositivos. Por otra parte, los materiales III-N normalmente presentan grandes gradientes de deformación residual que causan la deformación de las estructuras al ser liberadas. Se han medido y modelado estos efectos para los tres materiales binarios del sistema para proporcionar puntos de interpolación que permitan predecir las características de las aleaciones del sistema III-N. Por último, los datos recabados se han usado para desarrollar modelos analíticos y numéricos para el diseño de varios dispositivos. Se han estudiado las propiedades de transducción y se proporcionan topologías optimizadas. En el último capítulo de esta disertación se presentan diseños optimizados de los siguientes dispositivos: _ Traviesas y voladizos de AlN=NCD con actuación piezoeléctrica aplicados a nanoconmutadores de RF para señales de alta potencia. _ Membranas circulares de AlN=NCD con actuación piezoeléctrica aplicadas a lentes sintonizables. _ Filtros ópticos Fabry-Pérot basados en cavidades aéreas y membranas de GaN actuadas electrostáticamente. En resumen, se han desarrollado unos nuevos procedimientos optimizados para la fabricación de estructuras de NCD y materiales III-N. Estas técnicas se han usado para producir estructuras que llevaron a la determinación de las principales propiedades mecánicas y de los parámetros de los dispositivos necesarios para el diseño de MEMS. Finalmente, los datos obtenidos se han usado para el diseño optimizado de varios dispositivos demostradores. ABSTRACT Micro Electro Mechanical Systems (MEMS) have proven to be a successful family of devices that can be used as a platform for the development of devices with applications in optics, communications, signal processing and sensorics. Standard MEMS devices are usually fabricated using silicon based materials. However, the performance of these MEMS can be improved if other material systems are used. For instance, nanocrystalline diamond (NCD) offers excellent mechanical properties, optical transparency and ease of surface functionalization. On the other hand, the (In; Ga; Al)N material system, the III-N materials, can be used to produce single crystal structures with high mechanical and chemical sensitivity. Also, AlN can be deposited by reactive sputtering on various substrates, including NCD, to form oriented polycrystalline layers with high piezoelectric response. In addition, both NCD and III-N materials exhibit high thermal and chemical stability, which makes these material the perfect choice for the development of devices for high temperatures, harsh environments and even biocompatible applications. In this thesis these materials have been used for the design and measurement of technological demonstrators. Three main objectives have been pursued: _ Development of suitable fabrication processes. _ Measurement of the material mechanical properties and device performance limiting factors. _ Use the gathered data to design complex demonstrator devices. In a first part of the thesis several fabrication processes have been addressed. The stability of these materials hinders the etching of the layers and hampers the production of free standing structures. The first chapters of this dissertation are devoted to the development of a dry patterning etching process and to sacrificial etching optimization of several proposed substrates. The results of the etching processes are presented and the optimization of the technique for the manufacturing of NCD and III-N free standing structures is described. In a later chapter, sputtering growth of thin AlN layers is studied. As calculated in this dissertation, for efficient MEMS piezoelectric actuation the AlN layers have to be very thin, typically d < 200 nm, which poses serious difficulties to the production of c-axis oriented material with piezoelectric response. The deposition conditions have been mapped in order to identify the boundaries that give rise to the growth of c-axis oriented material from the first deposition stages. Additionally, during the etching optimization a procedure for fabricating nanoporous GaN layers was also studied. Such porous layers can serve as a sacrificial layer for the release of low stressed GaN devices or as a functionalization enhancement layer for chemical and biological sensors. The pore induction process will be discussed and etching and functionalization trials are presented. Secondly, the mechanical properties of NCD and III-N materials have been determined. Several free standing structures were fabricated for the measurement of the material Young’s modulus and residual stress. In addition, NCD structures were measured under resonance in order to calculate the device performance in terms of frequency and quality factor. Intrinsic and extrinsic limiting factors for both figures were identified and models have been developed in order to take into account these imperfections in the device design stages. On the other hand, III-N materials usually present large strain gradients that lead to device deformation after release. These effects have been measured and modeled for the three binary materials of the system in order to provide the interpolation points for predicting the behavior of the III-N alloys. Finally, the gathered data has been used for developing analytic and numeric models for the design of various devices. The transduction properties are studied and optimized topologies are provided. Optimized design of the following devices is presented at the last chapter of this dissertation: _ AlN=NCD piezoelectrically actuated beams applied to RF nanoswitches for large power signals. _ AlN=NCD piezoelectrically actuated circular membranes applied to tunable lenses. _ GaN based air gap tunable optical Fabry-Pérot filters with electrostatic actuation. On the whole, new optimized fabrication processes has been developed for the fabrication of NCD and III-N MEMS structures. These processing techniques was used to produce structures that led to the determination of the main mechanical properties and device parameters needed for MEMS design. Lastly, the gathered data was used for the design of various optimized demonstrator devices.

Proteção compartilhada e restauração de tráfego em redes ópticas de segmentação espectral flexível

A busca de sistemas de comunicação eficientes e econômicos é cada vez maior, principalmente com o aumento da demanda por tráfego e banda de transmissão. Conhecidas pela utilização eficiente de largura de banda, as redes ópticas de segmentação espectral flexível têm sido intensamente estudadas e são consideradas boas candidatas para a próxima geração de redes. Tais redes flexíveis utilizam formatos de modulação multinível e multiplexação multiportadora. Sistemas com alta capacidade de transmissão devem ser extremamente confiáveis, pois a falha em um dispositivo ou enlace da rede acarreta enorme perda de dados. Por isso, as técnicas de proteção e restauração do tráfego devem ser eficientes, de modo a garantir a sobrevivência da rede. Neste trabalho, foi desenvolvido um algoritmo capaz de lidar com cada requisição de conexão, encontrar um caminho óptico para transmissão e reservar outro caminho para recuperação do tráfego em caso de falha na rede. A seleção dos caminhos primário e de proteção utiliza a técnica smart-fit, que escolhe a solução com menor custo final, definido pela distância da rota percorrida somada ao custo do índice inicial da faixa espectral alocada, buscando equilibrar a escolha entre a posição no espectro e rota escolhida. Além disso, são definidos custos diferentes para slots de frequência livres e compartilhados, a fim de incentivar o compartilhamento espectral em caminhos de proteção. Dentre as técnicas de alocação espectral, a varredura com janela espectral varre o espectro em todos os enlaces da rota, slot por slot, em busca de uma faixa livre com tamanho suficiente para atender uma demanda. Neste trabalho, foi desenvolvida uma técnica chamada busca lógica, que lida simultaneamente com todos os enlaces da rota ao realizar operações lógicas com seus espectros. Em seguida, é realizada uma convolução entre a janela espectral, com tamanho da demanda, e o espectro resultante. A partir desse resultado, é possível saber as posições no espectro onde a demanda poderá ser alocada. Tal técnica, como será demonstrado, é mais veloz que a varredura com janela espectral. Para garantir a eficácia e confiabilidade do algoritmo, utilizando o software MATLAB, avaliou-se a probabilidade de bloqueio e probabilidade de bloqueio de banda, a fragmentação espectral média na rede, o grau de compartilhamento, a taxa de utilização espectral e a taxa de capacidade reservada. O algoritmo desenvolvido foi capaz de organizar o tráfego na rede de modo ordenado e pouco fragmentado, além de utilizar de maneira eficiente os recursos destinados à proteção.

An Empirical Comparison of Reuse in Embedded and Nonembedded Systems

High-quality software, delivered on time and budget, constitutes a critical part of most products and services in modern society. Our government has invested billions of dollars to develop software assets, often to redevelop the same capability many times. Recognizing the waste involved in redeveloping these assets, in 1992 the Department of Defense issued the Software Reuse Initiative. The vision of the Software Reuse Initiative was "To drive the DoD software community from its current "re-invent the software" cycle to a process-driven, domain-specific, architecture-centric, library-based way of constructing software.'' Twenty years after issuing this initiative, there is evidence of this vision beginning to be realized in nonembedded systems. However, virtually every large embedded system undertaken has incurred large cost and schedule overruns. Investigations into the root cause of these overruns implicates reuse. Why are we seeing improvements in the outcomes of these large scale nonembedded systems and worse outcomes in embedded systems? This question is the foundation for this research. The experiences of the Aerospace industry have led to a number of questions about reuse and how the industry is employing reuse in embedded systems. For example, does reuse in embedded systems yield the same outcomes as in nonembedded systems? Are the outcomes positive? If the outcomes are different, it may indicate that embedded systems should not use data from nonembedded systems for estimation. Are embedded systems using the same development approaches as nonembedded systems? Does the development approach make a difference? If embedded systems develop software differently from nonembedded systems, it may mean that the same processes do not apply to both types of systems. What about the reuse of different artifacts? Perhaps there are certain artifacts that, when reused, contribute more or are more difficult to use in embedded systems. Finally, what are the success factors and obstacles to reuse? Are they the same in embedded systems as in nonembedded systems? The research in this dissertation is comprised of a series of empirical studies using professionals in the aerospace and defense industry as its subjects. The main focus has been to investigate the reuse practices of embedded systems professionals and nonembedded systems professionals and compare the methods and artifacts used against the outcomes. The research has followed a combined qualitative and quantitative design approach. The qualitative data were collected by surveying software and systems engineers, interviewing senior developers, and reading numerous documents and other studies. Quantitative data were derived from converting survey and interview respondents' answers into coding that could be counted and measured. From the search of existing empirical literature, we learned that reuse in embedded systems are in fact significantly different from nonembedded systems, particularly in effort in model based development approach and quality where the development approach was not specified. The questionnaire showed differences in the development approach used in embedded projects from nonembedded projects, in particular, embedded systems were significantly more likely to use a heritage/legacy development approach. There was also a difference in the artifacts used, with embedded systems more likely to reuse hardware, test products, and test clusters. Nearly all the projects reported using code, but the questionnaire showed that the reuse of code brought mixed results. One of the differences expressed by the respondents to the questionnaire was the difficulty in reuse of code for embedded systems when the platform changed. The semistructured interviews were performed to tell us why the phenomena in the review of literature and the questionnaire were observed. We asked respected industry professionals, such as senior fellows, fellows and distinguished members of technical staff, about their experiences with reuse. We learned that many embedded systems used heritage/legacy development approaches because their systems had been around for many years, before models and modeling tools became available. We learned that reuse of code is beneficial primarily when the code does not require modification, but, especially in embedded systems, once it has to be changed, reuse of code yields few benefits. Finally, while platform independence is a goal for many in nonembedded systems, it is certainly not a goal for the embedded systems professionals and in many cases it is a detriment. However, both embedded and nonembedded systems professionals endorsed the idea of platform standardization. Finally, we conclude that while reuse in embedded systems and nonembedded systems is different today, they are converging. As heritage embedded systems are phased out, models become more robust and platforms are standardized, reuse in embedded systems will become more like nonembedded systems.