Design and Simulation of Deep Nanometer SRAM Cells under Energy, Mismatch, and Radiation Constraints

La fiabilidad está pasando a ser el principal problema de los circuitos integrados según la tecnología desciende por debajo de los 22nm. Pequeñas imperfecciones en la fabricación de los dispositivos dan lugar ahora a importantes diferencias aleatorias en sus características eléctricas, que han de ser tenidas en cuenta durante la fase de diseño. Los nuevos procesos y materiales requeridos para la fabricación de dispositivos de dimensiones tan reducidas están dando lugar a diferentes efectos que resultan finalmente en un incremento del consumo estático, o una mayor vulnerabilidad frente a radiación. Las memorias SRAM son ya la parte más vulnerable de un sistema electrónico, no solo por representar más de la mitad del área de los SoCs y microprocesadores actuales, sino también porque las variaciones de proceso les afectan de forma crítica, donde el fallo de una única célula afecta a la memoria entera. Esta tesis aborda los diferentes retos que presenta el diseño de memorias SRAM en las tecnologías más pequeñas. En un escenario de aumento de la variabilidad, se consideran problemas como el consumo de energía, el diseño teniendo en cuenta efectos de la tecnología a bajo nivel o el endurecimiento frente a radiación. En primer lugar, dado el aumento de la variabilidad de los dispositivos pertenecientes a los nodos tecnológicos más pequeños, así como a la aparición de nuevas fuentes de variabilidad por la inclusión de nuevos dispositivos y la reducción de sus dimensiones, la precisión del modelado de dicha variabilidad es crucial. Se propone en la tesis extender el método de inyectores, que modela la variabilidad a nivel de circuito, abstrayendo sus causas físicas, añadiendo dos nuevas fuentes para modelar la pendiente sub-umbral y el DIBL, de creciente importancia en la tecnología FinFET. Los dos nuevos inyectores propuestos incrementan la exactitud de figuras de mérito a diferentes niveles de abstracción del diseño electrónico: a nivel de transistor, de puerta y de circuito. El error cuadrático medio al simular métricas de estabilidad y prestaciones de células SRAM se reduce un mínimo de 1,5 veces y hasta un máximo de 7,5 a la vez que la estimación de la probabilidad de fallo se mejora en varios ordenes de magnitud. El diseño para bajo consumo es una de las principales aplicaciones actuales dada la creciente importancia de los dispositivos móviles dependientes de baterías. Es igualmente necesario debido a las importantes densidades de potencia en los sistemas actuales, con el fin de reducir su disipación térmica y sus consecuencias en cuanto al envejecimiento. El método tradicional de reducir la tensión de alimentación para reducir el consumo es problemático en el caso de las memorias SRAM dado el creciente impacto de la variabilidad a bajas tensiones. Se propone el diseño de una célula que usa valores negativos en la bit-line para reducir los fallos de escritura según se reduce la tensión de alimentación principal. A pesar de usar una segunda fuente de alimentación para la tensión negativa en la bit-line, el diseño propuesto consigue reducir el consumo hasta en un 20 % comparado con una célula convencional. Una nueva métrica, el hold trip point se ha propuesto para prevenir nuevos tipos de fallo debidos al uso de tensiones negativas, así como un método alternativo para estimar la velocidad de lectura, reduciendo el número de simulaciones necesarias. Según continúa la reducción del tamaño de los dispositivos electrónicos, se incluyen nuevos mecanismos que permiten facilitar el proceso de fabricación, o alcanzar las prestaciones requeridas para cada nueva generación tecnológica. Se puede citar como ejemplo el estrés compresivo o extensivo aplicado a los fins en tecnologías FinFET, que altera la movilidad de los transistores fabricados a partir de dichos fins. Los efectos de estos mecanismos dependen mucho del layout, la posición de unos transistores afecta a los transistores colindantes y pudiendo ser el efecto diferente en diferentes tipos de transistores. Se propone el uso de una célula SRAM complementaria que utiliza dispositivos pMOS en los transistores de paso, así reduciendo la longitud de los fins de los transistores nMOS y alargando los de los pMOS, extendiéndolos a las células vecinas y hasta los límites de la matriz de células. Considerando los efectos del STI y estresores de SiGe, el diseño propuesto mejora los dos tipos de transistores, mejorando las prestaciones de la célula SRAM complementaria en más de un 10% para una misma probabilidad de fallo y un mismo consumo estático, sin que se requiera aumentar el área. Finalmente, la radiación ha sido un problema recurrente en la electrónica para aplicaciones espaciales, pero la reducción de las corrientes y tensiones de los dispositivos actuales los está volviendo vulnerables al ruido generado por radiación, incluso a nivel de suelo. Pese a que tecnologías como SOI o FinFET reducen la cantidad de energía colectada por el circuito durante el impacto de una partícula, las importantes variaciones de proceso en los nodos más pequeños va a afectar su inmunidad frente a la radiación. Se demuestra que los errores inducidos por radiación pueden aumentar hasta en un 40 % en el nodo de 7nm cuando se consideran las variaciones de proceso, comparado con el caso nominal. Este incremento es de una magnitud mayor que la mejora obtenida mediante el diseño de células de memoria específicamente endurecidas frente a radiación, sugiriendo que la reducción de la variabilidad representaría una mayor mejora. ABSTRACT Reliability is becoming the main concern on integrated circuit as the technology goes beyond 22nm. Small imperfections in the device manufacturing result now in important random differences of the devices at electrical level which must be dealt with during the design. New processes and materials, required to allow the fabrication of the extremely short devices, are making new effects appear resulting ultimately on increased static power consumption, or higher vulnerability to radiation SRAMs have become the most vulnerable part of electronic systems, not only they account for more than half of the chip area of nowadays SoCs and microprocessors, but they are critical as soon as different variation sources are regarded, with failures in a single cell making the whole memory fail. This thesis addresses the different challenges that SRAM design has in the smallest technologies. In a common scenario of increasing variability, issues like energy consumption, design aware of the technology and radiation hardening are considered. First, given the increasing magnitude of device variability in the smallest nodes, as well as new sources of variability appearing as a consequence of new devices and shortened lengths, an accurate modeling of the variability is crucial. We propose to extend the injectors method that models variability at circuit level, abstracting its physical sources, to better model sub-threshold slope and drain induced barrier lowering that are gaining importance in FinFET technology. The two new proposed injectors bring an increased accuracy of figures of merit at different abstraction levels of electronic design, at transistor, gate and circuit levels. The mean square error estimating performance and stability metrics of SRAM cells is reduced by at least 1.5 and up to 7.5 while the yield estimation is improved by orders of magnitude. Low power design is a major constraint given the high-growing market of mobile devices that run on battery. It is also relevant because of the increased power densities of nowadays systems, in order to reduce the thermal dissipation and its impact on aging. The traditional approach of reducing the voltage to lower the energy consumption if challenging in the case of SRAMs given the increased impact of process variations at low voltage supplies. We propose a cell design that makes use of negative bit-line write-assist to overcome write failures as the main supply voltage is lowered. Despite using a second power source for the negative bit-line, the design achieves an energy reduction up to 20% compared to a conventional cell. A new metric, the hold trip point has been introduced to deal with new sources of failures to cells using a negative bit-line voltage, as well as an alternative method to estimate cell speed, requiring less simulations. With the continuous reduction of device sizes, new mechanisms need to be included to ease the fabrication process and to meet the performance targets of the successive nodes. As example we can consider the compressive or tensile strains included in FinFET technology, that alter the mobility of the transistors made out of the concerned fins. The effects of these mechanisms are very dependent on the layout, with transistor being affected by their neighbors, and different types of transistors being affected in a different way. We propose to use complementary SRAM cells with pMOS pass-gates in order to reduce the fin length of nMOS devices and achieve long uncut fins for the pMOS devices when the cell is included in its corresponding array. Once Shallow Trench isolation and SiGe stressors are considered the proposed design improves both kinds of transistor, boosting the performance of complementary SRAM cells by more than 10% for a same failure probability and static power consumption, with no area overhead. While radiation has been a traditional concern in space electronics, the small currents and voltages used in the latest nodes are making them more vulnerable to radiation-induced transient noise, even at ground level. Even if SOI or FinFET technologies reduce the amount of energy transferred from the striking particle to the circuit, the important process variation that the smallest nodes will present will affect their radiation hardening capabilities. We demonstrate that process variations can increase the radiation-induced error rate by up to 40% in the 7nm node compared to the nominal case. This increase is higher than the improvement achieved by radiation-hardened cells suggesting that the reduction of process variations would bring a higher improvement.

Aplicación práctica transceptor BGT24MTR11 : radar Doppler

En los últimos tiempos, los radares han dejado de ser instrumentos utilizados únicamente en aviación, defensa y detección de velocidad. El avance de la tecnología de radiofrecuencia ha permitido la reducción de coste, tamaño y consumo de los componentes radar. Esto ha permitido que cada sea más frecuente el uso del radar en elementos de nuestra vida cotidiana tales como la automoción, la seguridad, la medida de líquidos… Este proyecto se basa en uno de estos nuevos componentes de bajo coste y pequeño tamaño, el transceptor BGT24MTR11. El BGTR24MTR11 integra transmisor, VCO y receptor, los elementos principales para la creación de un radar Doppler en la banda de frecuencia ISM 24-24,25 GHz. A partir de la placa de evaluación de ese transceptor, se aborda el diseño de un prototipo/demostrador de radar Doppler CW en la banda de 24 GHz. Para la generación de frecuencia se utiliza la placa de evaluación del PLL HMC702 y se ha diseñado un PCB a medida cuyas funciones son las de alimentación, programación y amplificación de las señales recibidas por el prototipo. Por último, se comprueba el correcto funcionamiento del prototipo y se verifica su funcionamiento mediante la simulación de dos escenarios de prueba. ABSTRACT. In the recent times, radar systems have changed of being tools used only in aviation, defence and speed detection. Radiofrequency technology improvements have allowed a cost, size and power consumption of the radar components. This is the reason because each time is more frequent the use of radar in elements of our daily life such as automotive, security, liquid measurements… This Project is base don one of this low power and size components, the MMIC transceptor BGT24MTR11. This transceptor integrates the main components needed to make a Doppler radar in the ISM Band (24-24 GHz), the transmitter, the receiver with the low noise amplifier and the VCO. Using the evaluation board of this transceptor, this Project approach the design of a CW Doppler radar prototype/demonstrator in the frequency band of 24 GHz. The frequency generation is based on the use of the HMC702 PLL evaluation board. Moreover, it has been designed a custom PCB whose funcionts are the power supply, programation and amplification of the signals received by the prototype. At the end, the correct operation of the prototype is verified and it is tested simulating two different test scenarios.

Output Impedance Correction Circuit (OICC): A New Concept to Improve the Dynamic Response of DC/DC Converters with Additional Energy Path

El desarrollo da las nuevas tecnologías permite a los ingenieros llevar al límite el funcionamiento de los circuitos integrados (Integrated Circuits, IC). Las nuevas generaciones de procesadores, DSPs o FPGAs son capaces de procesar la información a una alta velocidad, con un alto consumo de energía, o esperar en modo de baja potencia con el mínimo consumo posible. Esta gran variación en el consumo de potencia y el corto tiempo necesario para cambiar de un nivel al otro, afecta a las especificaciones del Módulo de Regulador de Tensión (Voltage Regulated Module, VRM) que alimenta al IC. Además, las características adicionales obligatorias, tales como adaptación del nivel de tensión (Adaptive Voltage Positioning, AVP) y escalado dinámico de la tensión (Dynamic Voltage Scaling, DVS), imponen requisitos opuestas en el diseño de la etapa de potencia del VRM. Para poder soportar las altas variaciones de los escalones de carga, el condensador de filtro de salida del VRM se ha de sobredimensionar, penalizando la densidad de energía y el rendimiento durante la operación de DVS. Por tanto, las actuales tendencias de investigación se centran en mejorar la respuesta dinámica del VRM, mientras se reduce el tamaño del condensador de salida. La reducción del condensador de salida lleva a menor coste y una prolongación de la vida del sistema ya que se podría evitar el uso de condensadores voluminosos, normalmente implementados con condensadores OSCON. Una ventaja adicional es que reduciendo el condensador de salida, el DVS se puede realizar más rápido y con menor estrés de la etapa de potencia, ya que la cantidad de carga necesaria para cambiar la tensión de salida es menor. El comportamiento dinámico del sistema con un control lineal (Control Modo Tensión, VMC, o Control Corriente de Pico, Peak Current Mode Control, PCMC,…) está limitado por la frecuencia de conmutación del convertidor y por el tamaño del filtro de salida. La reducción del condensador de salida se puede lograr incrementando la frecuencia de conmutación, así como incrementando el ancho de banda del sistema, y/o aplicando controles avanzados no-lineales. Usando esos controles, las variables del estado se saturan para conseguir el nuevo régimen permanente en un tiempo mínimo, así como el filtro de salida, más específicamente la pendiente de la corriente de la bobina, define la respuesta de la tensión de salida. Por tanto, reduciendo la inductancia de la bobina de salida, la corriente de bobina llega más rápido al nuevo régimen permanente, por lo que una menor cantidad de carga es tomada del condensador de salida durante el tránsito. El inconveniente de esa propuesta es que el rendimiento del sistema es penalizado debido al incremento de pérdidas de conmutación y las corrientes RMS. Para conseguir tanto la reducción del condensador de salida como el alto rendimiento del sistema, mientras se satisfacen las estrictas especificaciones dinámicas, un convertidor multifase es adoptado como estándar para aplicaciones VRM. Para asegurar el reparto de las corrientes entre fases, el convertidor multifase se suele implementar con control de modo de corriente. Para superar la limitación impuesta por el filtro de salida, la segunda posibilidad para reducir el condensador de salida es aplicar alguna modificación topológica (Topologic modifications) de la etapa básica de potencia para incrementar la pendiente de la corriente de bobina y así reducir la duración de tránsito. Como el transitorio se ha reducido, una menor cantidad de carga es tomada del condensador de salida bajo el mismo escalón de la corriente de salida, con lo cual, el condensador de salida se puede reducir para lograr la misma desviación de la tensión de salida. La tercera posibilidad para reducir el condensador de salida del convertidor es introducir un camino auxiliar de energía (additional energy path, AEP) para compensar el desequilibrio de la carga del condensador de salida reduciendo consecuentemente la duración del transitorio y la desviación de la tensión de salida. De esta manera, durante el régimen permanente, el sistema tiene un alto rendimiento debido a que el convertidor principal con bajo ancho de banda es diseñado para trabajar con una frecuencia de conmutación moderada para conseguir requisitos estáticos. Por otro lado, el comportamiento dinámico durante los transitorios es determinado por el AEP con un alto ancho de banda. El AEP puede ser implementado como un camino resistivo, como regulador lineal (Linear regulator, LR) o como un convertidor conmutado. Las dos primeras implementaciones proveen un mayor ancho de banda, acosta del incremento de pérdidas durante el transitorio. Por otro lado, la implementación del convertidor computado presenta menor ancho de banda, limitado por la frecuencia de conmutación, aunque produce menores pérdidas comparado con las dos anteriores implementaciones. Dependiendo de la aplicación, la implementación y la estrategia de control del sistema, hay una variedad de soluciones propuestas en el Estado del Arte (State-of-the-Art, SoA), teniendo diferentes propiedades donde una solución ofrece más ventajas que las otras, pero también unas desventajas. En general, un sistema con AEP ideal debería tener las siguientes propiedades: 1. El impacto del AEP a las pérdidas del sistema debería ser mínimo. A lo largo de la operación, el AEP genera pérdidas adicionales, con lo cual, en el caso ideal, el AEP debería trabajar por un pequeño intervalo de tiempo, solo durante los tránsitos; la otra opción es tener el AEP constantemente activo pero, por la compensación del rizado de la corriente de bobina, se generan pérdidas innecesarias. 2. El AEP debería ser activado inmediatamente para minimizar la desviación de la tensión de salida. Para conseguir una activación casi instantánea, el sistema puede ser informado por la carga antes del escalón o el sistema puede observar la corriente del condensador de salida, debido a que es la primera variable del estado que actúa a la perturbación de la corriente de salida. De esa manera, el AEP es activado con casi cero error de la tensión de salida, logrando una menor desviación de la tensión de salida. 3. El AEP debería ser desactivado una vez que el nuevo régimen permanente es detectado para evitar los transitorios adicionales de establecimiento. La mayoría de las soluciones de SoA estiman la duración del transitorio, que puede provocar un transitorio adicional si la estimación no se ha hecho correctamente (por ejemplo, si la corriente de bobina del convertidor principal tiene un nivel superior o inferior al necesitado, el regulador lento del convertidor principal tiene que compensar esa diferencia una vez que el AEP es desactivado). Otras soluciones de SoA observan las variables de estado, asegurando que el sistema llegue al nuevo régimen permanente, o pueden ser informadas por la carga. 4. Durante el transitorio, como mínimo un subsistema, o bien el convertidor principal o el AEP, debería operar en el lazo cerrado. Implementando un sistema en el lazo cerrado, preferiblemente el subsistema AEP por su ancho de banda elevado, se incrementa la robustez del sistema a los parásitos. Además, el AEP puede operar con cualquier tipo de corriente de carga. Las soluciones que funcionan en el lazo abierto suelen preformar el control de balance de carga con mínimo tiempo, así reducen la duración del transitorio y tienen un impacto menor a las pérdidas del sistema. Por otro lado, esas soluciones demuestran una alta sensibilidad a las tolerancias y parásitos de los componentes. 5. El AEP debería inyectar la corriente a la salida en una manera controlada, así se reduce el riesgo de unas corrientes elevadas y potencialmente peligrosas y se incrementa la robustez del sistema bajo las perturbaciones de la tensión de entrada. Ese problema suele ser relacionado con los sistemas donde el AEP es implementado como un convertidor auxiliar. El convertidor auxiliar es diseñado para una potencia baja, con lo cual, los dispositivos elegidos son de baja corriente/potencia. Si la corriente no es controlada, bajo un pico de tensión de entrada provocada por otro parte del sistema (por ejemplo, otro convertidor conectado al mismo bus), se puede llegar a un pico en la corriente auxiliar que puede causar la perturbación de tensión de salida e incluso el fallo de los dispositivos del convertidor auxiliar. Sin embargo, cuando la corriente es controlada, usando control del pico de corriente o control con histéresis, la corriente auxiliar tiene el control con prealimentación (feed-forward) de tensión de entrada y la corriente es definida y limitada. Por otro lado, si la solución utiliza el control de balance de carga, el sistema puede actuar de forma deficiente si la tensión de entrada tiene un valor diferente del nominal, provocando que el AEP inyecta/toma más/menos carga que necesitada. 6. Escalabilidad del sistema a convertidores multifase. Como ya ha sido comentado anteriormente, para las aplicaciones VRM por la corriente de carga elevada, el convertidor principal suele ser implementado como multifase para distribuir las perdidas entre las fases y bajar el estrés térmico de los dispositivos. Para asegurar el reparto de las corrientes, normalmente un control de modo corriente es usado. Las soluciones de SoA que usan VMC son limitadas a la implementación con solo una fase. Esta tesis propone un nuevo método de control del flujo de energía por el AEP y el convertidor principal. El concepto propuesto se basa en la inyección controlada de la corriente auxiliar al nodo de salida donde la amplitud de la corriente es n-1 veces mayor que la corriente del condensador de salida con las direcciones apropiadas. De esta manera, el AEP genera un condensador virtual cuya capacidad es n veces mayor que el condensador físico y reduce la impedancia de salida. Como el concepto propuesto reduce la impedancia de salida usando el AEP, el concepto es llamado Output Impedance Correction Circuit (OICC) concept. El concepto se desarrolla para un convertidor tipo reductor síncrono multifase con control modo de corriente CMC (incluyendo e implementación con una fase) y puede operar con la tensión de salida constante o con AVP. Además, el concepto es extendido a un convertidor de una fase con control modo de tensión VMC. Durante la operación, el control de tensión de salida de convertidor principal y control de corriente del subsistema OICC están siempre cerrados, incrementando la robustez a las tolerancias de componentes y a los parásitos del cirquito y permitiendo que el sistema se pueda enfrentar a cualquier tipo de la corriente de carga. Según el método de control propuesto, el sistema se puede encontrar en dos estados: durante el régimen permanente, el sistema se encuentra en el estado Idle y el subsistema OICC esta desactivado. Por otro lado, durante el transitorio, el sistema se encuentra en estado Activo y el subsistema OICC está activado para reducir la impedancia de salida. El cambio entre los estados se hace de forma autónoma: el sistema entra en el estado Activo observando la corriente de condensador de salida y vuelve al estado Idle cunado el nuevo régimen permanente es detectado, observando las variables del estado. La validación del concepto OICC es hecha aplicándolo a un convertidor tipo reductor síncrono con dos fases y de 30W cuyo condensador de salida tiene capacidad de 140μF, mientras el factor de multiplicación n es 15, generando en el estado Activo el condensador virtual de 2.1mF. El subsistema OICC es implementado como un convertidor tipo reductor síncrono con PCMC. Comparando el funcionamiento del convertidor con y sin el OICC, los resultados demuestran que se ha logrado una reducción de la desviación de tensión de salida con factor 12, tanto con funcionamiento básico como con funcionamiento AVP. Además, los resultados son comparados con un prototipo de referencia que tiene la misma etapa de potencia y un condensador de salida físico de 2.1mF. Los resultados demuestran que los dos sistemas tienen el mismo comportamiento dinámico. Más aun, se ha cuantificado el impacto en las pérdidas del sistema operando bajo una corriente de carga pulsante y bajo DVS. Se demuestra que el sistema con OICC mejora el rendimiento del sistema, considerando las pérdidas cuando el sistema trabaja con la carga pulsante y con DVS. Por lo último, el condensador de salida de sistema con OICC es mucho más pequeño que el condensador de salida del convertidor de referencia, con lo cual, por usar el concepto OICC, la densidad de energía se incrementa. En resumen, las contribuciones principales de la tesis son: • El concepto propuesto de Output Impedance Correction Circuit (OICC), • El control a nivel de sistema basado en el método usado para cambiar los estados de operación, • La implementación del subsistema OICC en lazo cerrado conjunto con la implementación del convertidor principal, • La cuantificación de las perdidas dinámicas bajo la carga pulsante y bajo la operación DVS, y • La robustez del sistema bajo la variación del condensador de salida y bajo los escalones de carga consecutiva. ABSTRACT Development of new technologies allows engineers to push the performance of the integrated circuits to its limits. New generations of processors, DSPs or FPGAs are able to process information with high speed and high consumption or to wait in low power mode with minimum possible consumption. This huge variation in power consumption and the short time needed to change from one level to another, affect the specifications of the Voltage Regulated Module (VRM) that supplies the IC. Furthermore, additional mandatory features, such as Adaptive Voltage Positioning (AVP) and Dynamic Voltage Scaling (DVS), impose opposite trends on the design of the VRM power stage. In order to cope with high load-step amplitudes, the output capacitor of the VRM power stage output filter is drastically oversized, penalizing power density and the efficiency during the DVS operation. Therefore, the ongoing research trend is directed to improve the dynamic response of the VRM while reducing the size of the output capacitor. The output capacitor reduction leads to a smaller cost and longer life-time of the system since the big bulk capacitors, usually implemented with OSCON capacitors, may not be needed to achieve the desired dynamic behavior. An additional advantage is that, by reducing the output capacitance, dynamic voltage scaling (DVS) can be performed faster and with smaller stress on the power stage, since the needed amount of charge to change the output voltage is smaller. The dynamic behavior of the system with a linear control (Voltage mode control, VMC, Peak Current Mode Control, PCMC,…) is limited by the converter switching frequency and filter size. The reduction of the output capacitor can be achieved by increasing the switching frequency of the converter, thus increasing the bandwidth of the system, and/or by applying advanced non-linear controls. Applying nonlinear control, the system variables get saturated in order to reach the new steady-state in a minimum time, thus the output filter, more specifically the output inductor current slew-rate, determines the output voltage response. Therefore, by reducing the output inductor value, the inductor current reaches faster the new steady state, so a smaller amount of charge is taken from the output capacitor during the transient. The drawback of this approach is that the system efficiency is penalized due to increased switching losses and RMS currents. In order to achieve both the output capacitor reduction and high system efficiency, while satisfying strict dynamic specifications, a Multiphase converter system is adopted as a standard for VRM applications. In order to ensure the current sharing among the phases, the multiphase converter is usually implemented with current mode control. In order to overcome the limitation imposed by the output filter, the second possibility to reduce the output capacitor is to apply Topologic modifications of the basic power stage topology in order to increase the slew-rate of the inductor current and, therefore, reduce the transient duration. Since the transient is reduced, smaller amount of charge is taken from the output capacitor under the same load current, thus, the output capacitor can be reduced to achieve the same output voltage deviation. The third possibility to reduce the output capacitor of the converter is to introduce an additional energy path (AEP) to compensate the charge unbalance of the output capacitor, consequently reducing the transient time and output voltage deviation. Doing so, during the steady-state operation the system has high efficiency because the main low-bandwidth converter is designed to operate at moderate switching frequency, to meet the static requirements, whereas the dynamic behavior during the transients is determined by the high-bandwidth auxiliary energy path. The auxiliary energy path can be implemented as a resistive path, as a Linear regulator, LR, or as a switching converter. The first two implementations provide higher bandwidth, at the expense of increasing losses during the transient. On the other hand, the switching converter implementation presents lower bandwidth, limited by the auxiliary converter switching frequency, though it produces smaller losses compared to the two previous implementations. Depending on the application, the implementation and the control strategy of the system, there is a variety of proposed solutions in the State-of-the-Art (SoA), having different features where one solution offers some advantages over the others, but also some disadvantages. In general, an ideal additional energy path system should have the following features: 1. The impact on the system losses should be minimal. During its operation, the AEP generates additional losses, thus ideally, the AEP should operate for a short period of time, only when the transient is occurring; the other option is to have the AEP constantly on, but due to the inductor current ripple compensation at the output, unnecessary losses are generated. 2. The AEP should be activated nearly instantaneously to prevent bigger output voltage deviation. To achieve near instantaneous activation, the converter system can be informed by the load prior to the load-step or the system can observe the output capacitor current, which is the first system state variable that reacts on the load current perturbation. In this manner, the AEP is turned on with near zero output voltage error, providing smaller output voltage deviation. 3. The AEP should be deactivated once the new steady state is reached to avoid additional settling transients. Most of the SoA solutions estimate duration of the transient which may cause additional transient if the estimation is not performed correctly (e.g. if the main converter inductor current has higher or lower value than needed, the slow regulator of the main converter needs to compensate the difference after the AEP is deactivated). Other SoA solutions are observing state variables, ensuring that the system reaches the new steady state or they are informed by the load. 4. During the transient, at least one subsystem, either the main converter or the AEP, should be in closed-loop. Implementing a closed loop system, preferably the AEP subsystem, due its higher bandwidth, increases the robustness under system tolerances and circuit parasitic. In addition, the AEP can operate with any type of load. The solutions that operate in open loop usually perform minimum time charge balance control, thus reducing the transient length and minimizing the impact on the losses, however they are very sensitive to tolerances and parasitics. 5. The AEP should inject current at the output in a controlled manner, thus reducing the risk of high and potentially damaging currents and increasing robustness on the input voltage deviation. This issue is mainly related to the systems where AEP is implemented as auxiliary converter. The auxiliary converter is designed for small power and, as such, the MOSFETs are rated for small power/currents. If the current is not controlled, due to the some unpredicted spike in input voltage caused by some other part of the system (e.g. different converter), it may lead to a current spike in auxiliary current which will cause the perturbation of the output voltage and even failure of the switching components of auxiliary converter. In the case when the current is controlled, using peak CMC or Hysteretic Window CMC, the auxiliary converter has inherent feed-forwarding of the input voltage in current control and the current is defined and limited. Furthermore, if the solution employs charge balance control, the system may perform poorly if the input voltage has different value than the nominal, causing that AEP injects/extracts more/less charge than needed. 6. Scalability of the system to multiphase converters. As commented previously, in VRM applications, due to the high load currents, the main converters are implemented as multiphase to redistribute losses among the modules, lowering temperature stress of the components. To ensure the current sharing, usually a Current Mode Control (CMC) is employed. The SoA solutions that are implemented with VMC are limited to a single stage implementation. This thesis proposes a novel control method of the energy flow through the AEP and the main converter system. The proposed concept relays on a controlled injection of the auxiliary current at the output node where the instantaneous current value is n-1 times bigger than the output capacitor current with appropriate directions. Doing so, the AEP creates an equivalent n times bigger virtual capacitor at the output, thus reducing the output impedance. Due to the fact that the proposed concept reduces the output impedance using the AEP, it has been named the Output Impedance Correction Circuit (OICC) concept. The concept is developed for a multiphase CMC synchronous buck converter (including a single phase implementation), operating with a constant output voltage and with AVP feature. Further, it is extended to a single phase VMC synchronous buck converter. During the operation, the main converter voltage loop and the OICC subsystem capacitor current loop is constantly closed, increasing the robustness under system tolerances and circuit parasitic and allowing the system to operate with any load-current shape or pattern. According to the proposed control method, the system operates in two states: during the steady-state the system is in the Idle state and the OICC subsystem is deactivated, while during the load-step transient the system is in the Active state and the OICC subsystem is activated in order to reduce the output impedance. The state changes are performed autonomously: the system enters in the Active state by observing the output capacitor current and it returns back to the Idle state when the steady-state operation is detected by observing the state variables. The validation of the OICC concept has been done by applying it to a 30W two phase synchronous buck converter with 140μF output capacitor and with the multiplication factor n equal to 15, generating during the Active state equivalent output capacitor of 2.1mF. The OICC subsystem is implemented as single phase PCMC synchronous buck converter. Comparing the converter operation with and without the OICC the results demonstrate that the 12 times reduction of the output voltage deviation is achieved, for both basic operation and for the AVP operation. Furthermore, the results have been compared to a reference prototype which has the same power stage and a fiscal output capacitor of 2.1mF. The results show that the two systems have the same dynamic behavior. Moreover, an impact on the system losses under the pulsating load and DVS operation has been quantified and it has been demonstrated that the OICC system has improved the system efficiency, considering the losses when the system operates with the pulsating load and the DVS operation. Lastly, the output capacitor of the OICC system is much smaller than the reference design output capacitor, therefore, by applying the OICC concept the power density can be increased. In summary, the main contributions of the thesis are: • The proposed Output Impedance Correction Circuit (OICC) concept, • The system level control based on the used approach to change the states of operation, • The OICC subsystem closed-loop implementation, together with the main converter implementation, • The dynamic losses under the pulsating load and the DVS operation quantification, and • The system robustness on the capacitor impedance variation and consecutive load-steps.

Design and development of compact optical systems = Diseño y desarrollo de sistemas ópticos compactos

Esta tesis considera dos tipos de aplicaciones del diseño óptico: óptica formadora de imagen por un lado, y óptica anidólica (nonimaging) o no formadora de imagen, por otro. Las ópticas formadoras de imagen tienen como objetivo la obtención de imágenes de puntos del objeto en el plano de la imagen. Por su parte, la óptica anidólica, surgida del desarrollo de aplicaciones de concentración e iluminación, se centra en la transferencia de energía en forma de luz de forma eficiente. En general, son preferibles los diseños ópticos que den como resultado sistemas compactos, para ambos tipos de ópticas (formadora de imagen y anidólica). En el caso de los sistemas anidólicos, una óptica compacta permite tener costes de producción reducidos. Hay dos razones: (1) una óptica compacta presenta volúmenes reducidos, lo que significa que se necesita menos material para la producción en masa; (2) una óptica compacta es pequeña y ligera, lo que ahorra costes en el transporte. Para los sistemas ópticos de formación de imagen, además de las ventajas anteriores, una óptica compacta aumenta la portabilidad de los dispositivos, que es una gran ventaja en tecnologías de visualización portátiles, tales como cascos de realidad virtual (HMD del inglés Head Mounted Display). Esta tesis se centra por tanto en nuevos enfoques de diseño de sistemas ópticos compactos para aplicaciones tanto de formación de imagen, como anidólicas. Los colimadores son uno de los diseños clásicos dentro la óptica anidólica, y se pueden utilizar en aplicaciones fotovoltaicas y de iluminación. Hay varios enfoques a la hora de diseñar estos colimadores. Los diseños convencionales tienen una relación de aspecto mayor que 0.5. Con el fin de reducir la altura del colimador manteniendo el área de iluminación, esta tesis presenta un diseño de un colimador multicanal. En óptica formadora de imagen, las superficies asféricas y las superficies sin simetría de revolución (o freeform) son de gran utilidad de cara al control de las aberraciones de la imagen y para reducir el número y tamaño de los elementos ópticos. Debido al rápido desarrollo de sistemas de computación digital, los trazados de rayos se pueden realizar de forma rápida y sencilla para evaluar el rendimiento del sistema óptico analizado. Esto ha llevado a los diseños ópticos modernos a ser generados mediante el uso de diferentes técnicas de optimización multi-paramétricas. Estas técnicas requieren un buen diseño inicial como punto de partida para el diseño final, que será obtenido tras un proceso de optimización. Este proceso precisa un método de diseño directo para superficies asféricas y freeform que den como resultado un diseño cercano al óptimo. Un método de diseño basado en ecuaciones diferenciales se presenta en esta tesis para obtener un diseño óptico formado por una superficie freeform y dos superficies asféricas. Esta tesis consta de cinco capítulos. En Capítulo 1, se presentan los conceptos básicos de la óptica formadora de imagen y de la óptica anidólica, y se introducen las técnicas clásicas del diseño de las mismas. El Capítulo 2 describe el diseño de un colimador ultra-compacto. La relación de aspecto ultra-baja de este colimador se logra mediante el uso de una estructura multicanal. Se presentará su procedimiento de diseño, así como un prototipo fabricado y la caracterización del mismo. El Capítulo 3 describe los conceptos principales de la optimización de los sistemas ópticos: función de mérito y método de mínimos cuadrados amortiguados. La importancia de un buen punto de partida se demuestra mediante la presentación de un mismo ejemplo visto a través de diferentes enfoques de diseño. El método de las ecuaciones diferenciales se presenta como una herramienta ideal para obtener un buen punto de partida para la solución final. Además, diferentes técnicas de interpolación y representación de superficies asféricas y freeform se presentan para el procedimiento de optimización. El Capítulo 4 describe la aplicación del método de las ecuaciones diferenciales para un diseño de un sistema óptico de una sola superficie freeform. Algunos conceptos básicos de geometría diferencial son presentados para una mejor comprensión de la derivación de las ecuaciones diferenciales parciales. También se presenta un procedimiento de solución numérica. La condición inicial está elegida como un grado de libertad adicional para controlar la superficie donde se forma la imagen. Basado en este enfoque, un diseño anastigmático se puede obtener fácilmente y se utiliza como punto de partida para un ejemplo de diseño de un HMD con una única superficie reflectante. Después de la optimización, dicho diseño muestra mejor rendimiento. El Capítulo 5 describe el método de las ecuaciones diferenciales ampliado para diseños de dos superficies asféricas. Para diseños ópticos de una superficie, ni la superficie de imagen ni la correspondencia entre puntos del objeto y la imagen pueden ser prescritas. Con esta superficie adicional, la superficie de la imagen se puede prescribir. Esto conduce a un conjunto de tres ecuaciones diferenciales ordinarias implícitas. La solución numérica se puede obtener a través de cualquier software de cálculo numérico. Dicho procedimiento también se explica en este capítulo. Este método de diseño da como resultado una lente anastigmática, que se comparará con una lente aplanática. El diseño anastigmático converge mucho más rápido en la optimización y la solución final muestra un mejor rendimiento. ABSTRACT We will consider optical design from two points of view: imaging optics and nonimaging optics. Imaging optics focuses on the imaging of the points of the object. Nonimaging optics arose from the development of concentrators and illuminators, focuses on the transfer of light energy, and has wide applications in illumination and concentration photovoltaics. In general, compact optical systems are necessary for both imaging and nonimaging designs. For nonimaging optical systems, compact optics use to be important for reducing cost. The reasons are twofold: (1) compact optics is small in volume, which means less material is needed for mass-production; (2) compact optics is small in size and light in weight, which saves cost in transportation. For imaging optical systems, in addition to the above advantages, compact optics increases portability of devices as well, which contributes a lot to wearable display technologies such as Head Mounted Displays (HMD). This thesis presents novel design approaches of compact optical systems for both imaging and nonimaging applications. Collimator is a typical application of nonimaging optics in illumination, and can be used in concentration photovoltaics as well due to the reciprocity of light. There are several approaches for collimator designs. In general, all of these approaches have an aperture diameter to collimator height not greater than 2. In order to reduce the height of the collimator while maintaining the illumination area, a multichannel design is presented in this thesis. In imaging optics, aspheric and freeform surfaces are useful in controlling image aberrations and reducing the number and size of optical elements. Due to the rapid development of digital computing systems, ray tracing can be easily performed to evaluate the performance of optical system. This has led to the modern optical designs created by using different multi-parametric optimization techniques. These techniques require a good initial design to be a starting point so that the final design after optimization procedure can reach the optimum solution. This requires a direct design method for aspheric and freeform surface close to the optimum. A differential equation based design method is presented in this thesis to obtain single freeform and double aspheric surfaces. The thesis comprises of five chapters. In Chapter 1, basic concepts of imaging and nonimaging optics are presented and typical design techniques are introduced. Readers can obtain an understanding for the following chapters. Chapter 2 describes the design of ultra-compact collimator. The ultra-low aspect ratio of this collimator is achieved by using a multichannel structure. Its design procedure is presented together with a prototype and its evaluation. The ultra-compactness of the device has been approved. Chapter 3 describes the main concepts of optimizing optical systems: merit function and Damped Least-Squares method. The importance of a good starting point is demonstrated by presenting an example through different design approaches. The differential equation method is introduced as an ideal tool to obtain a good starting point for the final solution. Additionally, different interpolation and representation techniques for aspheric and freeform surface are presented for optimization procedure. Chapter 4 describes the application of differential equation method in the design of single freeform surface optical system. Basic concepts of differential geometry are presented for understanding the derivation of partial differential equations. A numerical solution procedure is also presented. The initial condition is chosen as an additional freedom to control the image surface. Based on this approach, anastigmatic designs can be readily obtained and is used as starting point for a single reflective surface HMD design example. After optimization, the evaluation shows better MTF. Chapter 5 describes the differential equation method extended to double aspheric surface designs. For single optical surface designs, neither image surface nor the mapping from object to image can be prescribed. With one more surface added, the image surface can be prescribed. This leads to a set of three implicit ordinary differential equations. Numerical solution can be obtained by MATLAB and its procedure is also explained. An anastigmatic lens is derived from this design method and compared with an aplanatic lens. The anastigmatic design converges much faster in optimization and the final solution shows better performance.

Análisis de ataques avanzados y sus técnicas de detección

Los ataques a redes de información son cada vez más sofisticados y exigen una constante evolución y mejora de las técnicas de detección. Para ello, en este proyecto se ha diseñado e implementado una plataforma cooperativa para la detección de intrusiones basada en red. En primer lugar, se ha realizado un estudio teórico previo del marco tecnológico relacionado con este ámbito, en el que se describe y caracteriza el software que se utiliza para realizar ataques a sistemas (malware) así como los métodos que se utilizan para llegar a transmitir ese software (vectores de ataque). En el documento también se describen los llamados APT, que son ataques dirigidos con una gran inversión económica y temporal. Estos pueden englobar todos los malware y vectores de ataque existentes. Para poder evitar estos ataques, se estudiarán los sistemas de detección y prevención de intrusiones, describiendo brevemente los algoritmos que se tienden a utilizar en la actualidad. En segundo lugar, se ha planteado y desarrollado una plataforma en red dedicada al análisis de paquetes y conexiones para detectar posibles intrusiones. Este sistema está orientado a sistemas SCADA (Supervisory Control And Data Adquisition) aunque funciona sobre cualquier red IPv4/IPv6, para ello se definirá previamente lo que es un sistema SCADA, así como sus partes principales. Para implementar el sistema se han utilizado dispositivos de bajo consumo llamados Raspberry PI, estos se ubican entre la red y el equipo final que se quiera analizar. En ellos se ejecutan 2 aplicaciones desarrolladas de tipo cliente-servidor (la Raspberry central ejecutará la aplicación servidora y las esclavas la aplicación cliente) que funcionan de forma cooperativa utilizando la tecnología distribuida de Hadoop, la cual se explica previamente. Mediante esta tecnología se consigue desarrollar un sistema completamente escalable. La aplicación servidora muestra una interfaz gráfica que permite administrar la plataforma de análisis de forma centralizada, pudiendo ver así las alarmas de cada dispositivo y calificando cada paquete según su peligrosidad. El algoritmo desarrollado en la aplicación calcula el ratio de paquetes/tiempo que entran/salen del equipo final, procesando los paquetes y analizándolos teniendo en cuenta la información de señalización, creando diferentes bases de datos que irán mejorando la robustez del sistema, reduciendo así la posibilidad de ataques externos. Para concluir, el proyecto inicial incluía el procesamiento en la nube de la aplicación principal, pudiendo administrar así varias infraestructuras concurrentemente, aunque debido al trabajo extra necesario se ha dejado preparado el sistema para poder implementar esta funcionalidad. En el caso experimental actual el procesamiento de la aplicación servidora se realiza en la Raspberry principal, creando un sistema escalable, rápido y tolerante a fallos. ABSTRACT. The attacks to networks of information are increasingly sophisticated and demand a constant evolution and improvement of the technologies of detection. For this project it is developed and implemented a cooperative platform for detect intrusions based on networking. First, there has been a previous theoretical study of technological framework related to this area, which describes the software used for attacks on systems (malware) as well as the methods used in order to transmit this software (attack vectors). In this document it is described the APT, which are attacks directed with a big economic and time inversion. These can contain all existing malware and attack vectors. To prevent these attacks, intrusion detection systems and prevention intrusion systems will be discussed, describing previously the algorithms tend to use today. Secondly, a platform for analyzing network packets has been proposed and developed to detect possible intrusions in SCADA (Supervisory Control And Data Adquisition) systems. This platform is designed for SCADA systems (Supervisory Control And Data Acquisition) but works on any IPv4 / IPv6 network. Previously, it is defined what a SCADA system is and the main parts of it. To implement it, we used low-power devices called Raspberry PI, these are located between the network and the final device to analyze it. In these Raspberry run two applications client-server developed (the central Raspberry runs the server application and the slaves the client application) that work cooperatively using Hadoop distributed technology, which is previously explained. Using this technology is achieved develop a fully scalable system. The server application displays a graphical interface to manage analytics platform centrally, thereby we can see each device alarms and qualifying each packet by dangerousness. The algorithm developed in the application calculates the ratio of packets/time entering/leaving the terminal device, processing the packets and analyzing the signaling information of each packet, reating different databases that will improve the system, thereby reducing the possibility of external attacks. In conclusion, the initial project included cloud computing of the main application, being able to manage multiple concurrent infrastructure, but due to the extra work required has been made ready the system to implement this funcionality. In the current test case the server application processing is made on the main Raspberry, creating a scalable, fast and fault-tolerant system.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Multiphase Design and Control Techniques Applied to a Forward Micro-Inverter

En la última década la potencia instalada de energía solar fotovoltaica ha crecido una media de un 49% anual y se espera que alcance el 16%del consumo energético mundial en el año 2050. La mayor parte de estas instalaciones se corresponden con sistemas conectados a la red eléctrica y un amplio porcentaje de ellas son instalaciones domésticas o en edificios. En el mercado ya existen diferentes arquitecturas para este tipo de instalaciones, entre las que se encuentras los módulos AC. Un módulo AC consiste en un inversor, también conocido como micro-inversor, que se monta en la parte trasera de un panel o módulo fotovoltaico. Esta tecnología ofrece modularidad, redundancia y la extracción de la máxima potencia de cada panel solar de la instalación. Además, la expansión de esta tecnología posibilitará una reducción de costes asociados a las economías de escala y a la posibilidad de que el propio usuario pueda componer su propio sistema. Sin embargo, el micro-inversor debe ser capaz de proporcionar una ganancia de tensión adecuada para conectar el panel solar directamente a la red, mientras mantiene un rendimiento aceptable en un amplio rango de potencias. Asimismo, los estándares de conexión a red deber ser satisfechos y el tamaño y el tiempo de vida del micro-inversor son factores que han de tenerse siempre en cuenta. En esta tesis se propone un micro-inversor derivado de la topología “forward” controlado en el límite entre los modos de conducción continuo y discontinuo (BCM por sus siglas en inglés). El transformador de la topología propuesta mantiene la misma estructura que en el convertidor “forward” clásico y la utilización de interruptores bidireccionales en el secundario permite la conexión directa del inversor a la red. Asimismo el método de control elegido permite obtener factor de potencia cercano a la unidad con una implementación sencilla. En la tesis se presenta el principio de funcionamiento y los principales aspectos del diseño del micro-inversor propuesto. Con la idea de mantener una solución sencilla y de bajo coste, se ha seleccionado un controlador analógico que está originalmente pensado para controlar un corrector del factor de potencia en el mismo modo de conducción que el micro-inversor “forward”. La tesis presenta las principales modificaciones necesarias, con especial atención a la detección del cruce por cero de la corriente (ZCD por sus siglas en inglés) y la compatibilidad del controlador con la inclusión de un algoritmo de búsqueda del punto de máxima potencia (MPPT por sus siglas en inglés). Los resultados experimentales muestran las limitaciones de la implementación elegida e identifican al transformador como el principal contribuyente a las pérdidas del micro-inversor. El principal objetivo de esta tesis es contribuir a la aplicación de técnicas de control y diseño de sistemas multifase en micro-inversores fotovoltaicos. En esta tesis se van a considerar dos configuraciones multifase diferentes aplicadas al micro-inversor “forward” propuesto. La primera consiste en una variación con conexión paralelo-serie que permite la utilización de transformadores con una relación de vueltas baja, y por tanto bien acoplados, para conseguir una ganancia de tensión adecuada con un mejor rendimiento. Esta configuración emplea el mismo control BCM cuando la potencia extraída del panel solar es máxima. Este método de control implica que la frecuencia de conmutación se incrementa considerablemente cuando la potencia decrece, lo que compromete el rendimiento. Por lo tanto y con la intención de mantener unos bueno niveles de rendimiento ponderado, el micro-inversor funciona en modo de conducción discontinuo (DCM, por sus siglas en inglés) cuando la potencia extraía del panel solar es menor que la máxima. La segunda configuración multifase considerada en esta tesis es la aplicación de la técnica de paralelo con entrelazado. Además se han considerado dos técnicas diferentes para decidir el número de fases activas: dependiendo de la potencia continua extraída del panel solar y dependiendo de la potencia instantánea demandada por el micro-inversor. La aplicación de estas técnicas es interesante en los sistemas fotovoltaicos conectados a la red eléctrica por la posibilidad que brindan de obtener un rendimiento prácticamente plano en un amplio rango de potencia. Las configuraciones con entrelazado se controlan en DCM para evitar la necesidad de un control de corriente, lo que es importante cuando el número de fases es alto. Los núcleos adecuados para todas las configuraciones multifase consideradas se seleccionan usando el producto de áreas. Una vez seleccionados los núcleos se ha realizado un diseño detallado de cada uno de los transformadores. Con la información obtenida de los diseños y los resultados de simulación, se puede analizar el impacto que el número de transformadores utilizados tiene en el tamaño y el rendimiento de las distintas configuraciones. Los resultados de este análisis, presentado en esta tesis, se utilizan posteriormente para comparar las distintas configuraciones. Muchas otras topologías se han presentado en la literatura para abordar los diferentes aspectos a considerar en los micro-inversores, que han sido presentados anteriormente. La mayoría de estas topologías utilizan un transformador de alta frecuencia para solventar el salto de tensión y evitar problemas de seguridad y de puesta a tierra. En cualquier caso, es interesante evaluar si topologías sin aislamiento galvánico son aptas para su utilización como micro-inversores. En esta tesis se presenta una revisión de inversores con capacidad de elevar tensión, que se comparan bajo las mismas especificaciones. El objetivo es proporcionar la información necesaria para valorar si estas topologías son aplicables en los módulos AC. Las principales contribuciones de esta tesis son: • La aplicación del control BCM a un convertidor “forward” para obtener un micro-inversor de una etapa sencillo y de bajo coste. • La modificación de dicho micro-inversor con conexión paralelo-series de transformadores que permite reducir la corriente de los semiconductores y una ganancia de tensión adecuada con transformadores altamente acoplados. • La aplicación de técnicas de entrelazado y decisión de apagado de fases en la puesta en paralelo del micro-inversor “forward”. • El análisis y la comparación del efecto en el tamaño y el rendimiento del incremento del número de transformadores en las diferentes configuraciones multifase. • La eliminación de las medidas y los lazos de control de corriente en las topologías multifase con la utilización del modo de conducción discontinuo y un algoritmo MPPT sin necesidad de medida de corriente. • La recopilación y comparación bajo las mismas especificaciones de topologías inversoras con capacidad de elevar tensión, que pueden ser adecuadas para la utilización como micro-inversores. Esta tesis está estructurada en seis capítulos. El capítulo 1 presenta el marco en que se desarrolla la tesis así como el alcance de la misma. En el capítulo 2 se recopilan las topologías existentes de micro-invesores con aislamiento y aquellas sin aislamiento cuya implementación en un módulo AC es factible. Asimismo se presenta la comparación entre estas topologías bajo las mismas especificaciones. El capítulo 3 se centra en el micro-inversor “forward” que se propone originalmente en esta tesis. La aplicación de las técnicas multifase se aborda en los capítulos 4 y 5, en los que se presentan los análisis en función del número de transformadores. El capítulo está orientado a la propuesta paralelo-serie mientras que la configuración con entrelazado se analiza en el capítulo 5. Por último, en el capítulo 6 se presentan las contribuciones de esta tesis y los trabajos futuros. ABSTRACT In the last decade the photovoltaic (PV) installed power increased with an average growth of 49% per year and it is expected to cover the 16% of the global electricity consumption by 2050. Most of the installed PV power corresponds to grid-connected systems, with a significant percentage of residential installations. In these PV systems, the inverter is essential since it is the responsible of transferring into the grid the extracted power from the PV modules. Several architectures have been proposed for grid-connected residential PV systems, including the AC-module technology. An AC-module consists of an inverter, also known as micro-inverter, which is attached to a PV module. The AC-module technology offers modularity, redundancy and individual MPPT of each module. In addition, the expansion of this technology will enable the possibility of economies of scale of mass market and “plug and play” for the user, thus reducing the overall cost of the installation. However, the micro-inverter must be able to provide the required voltage boost to interface a low voltage PV module to the grid while keeping an acceptable efficiency in a wide power range. Furthermore, the quality standards must be satisfied and size and lifetime of the solutions must be always considered. In this thesis a single-stage forward micro-inverter with boundary mode operation is proposed to address the micro-inverter requirements. The transformer in the proposed topology remains as in the classic forward converter and bidirectional switches in the secondary side allows direct connection to the grid. In addition the selected control strategy allows high power factor current with a simple implementation. The operation of the topology is presented and the main design issues are introduced. With the intention to propose a simple and low-cost solution, an analog controller for a PFC operated in boundary mode is utilized. The main necessary modifications are discussed, with the focus on the zero current detection (ZCD) and the compatibility of the controller with a MPPT algorithm. The experimental results show the limitations of the selected analog controller implementation and the transformer is identified as a main losses contributor. The main objective of this thesis is to contribute in the application of control and design multiphase techniques to the PV micro-inverters. Two different multiphase configurations have been applied to the forward micro-inverter proposed in this thesis. The first one consists of a parallel-series connected variation which enables the use of low turns ratio, i.e. well coupled, transformers to achieve a proper voltage boost with an improved performance. This multiphase configuration implements BCM control at maximum load however. With this control method the switching frequency increases significantly for light load operation, thus jeopardizing the efficiency. Therefore, in order to keep acceptable weighted efficiency levels, DCM operation is selected for low power conditions. The second multiphase variation considered in this thesis is the interleaved configuration with two different phase shedding techniques: depending on the DC power extracted from the PV panel, and depending on the demanded instantaneous power. The application of interleaving techniques is interesting in PV grid-connected inverters for the possibility of flat efficiency behavior in a wide power range. The interleaved variations of the proposed forward micro-inverter are operated in DCM to avoid the current loop, which is important when the number of phases is large. The adequate transformer cores for all the multiphase configurations are selected according to the area product parameter and a detailed design of each required transformer is developed. With this information and simulation results, the impact in size and efficiency of the number of transformer used can be assessed. The considered multiphase topologies are compared in this thesis according to the results of the introduced analysis. Several other topological solutions have been proposed to solve the mentioned concerns in AC-module application. The most of these solutions use a high frequency transformer to boost the voltage and avoid grounding and safety issues. However, it is of interest to assess if the non-isolated topologies are suitable for AC-module application. In this thesis a review of transformerless step-up inverters is presented. The compiled topologies are compared using a set benchmark to provide the necessary information to assess whether non-isolated topologies are suitable for AC-module application. The main contributions of this thesis are: • The application of the boundary mode control with constant off-time to a forward converter, to obtain a simple and low-cost single-stage forward micro-inverter. • A modification of the forward micro-inverter with primary-parallel secondary-series connected transformers to reduce the current stress and improve the voltage gain with highly coupled transformers. •The application of the interleaved configuration with different phase shedding strategies to the proposed forward micro-inverter. • An analysis and comparison of the influence in size and efficiency of increasing the number of transformers in the parallel-series and interleaved multiphase configurations. • Elimination of the current loop and current measurements in the multiphase topologies by adopting DCM operation and a current sensorless MPPT. • A compilation and comparison with the same specifications of suitable non-isolated step-up inverters. This thesis is organized in six chapters. In Chapter 1 the background of single-phase PV-connected systems is discussed and the scope of the thesis is defined. Chapter 2 compiles the existing solutions for isolated micro-inverters and transformerless step-up inverters suitable for AC-module application. In addition, the most convenient non-isolated inverters are compared using a defined benchmark. Chapter 3 focuses on the originally proposed single-stage forward micro-inverter. The application of multiphase techniques is addressed in Chapter 4 and Chapter 5, and the impact in different parameters of increasing the number of phases is analyzed. In Chapter 4 an original primary-parallel secondary-series variation of the forward micro-inverter is presented, while Chapter 5 focuses on the application of the interleaved configuration. Finally, Chapter 6 discusses the contributions of the thesis and the future work.

Chromophore-assisted light inactivation and self-organization of microtubules and motors

Chromophore-assisted light inactivation (CALI) offers the only method capable of modulating specific protein activities in localized regions and at particular times. Here, we generalize CALI so that it can be applied to a wider range of tasks. Specifically, we show that CALI can work with a genetically inserted epitope tag; we investigate the effectiveness of alternative dyes, especially fluorescein, comparing them with the standard CALI dye, malachite green; and we study the relative efficiencies of pulsed and continuous-wave illumination. We then use fluorescein-labeled hemagglutinin antibody fragments, together with relatively low-power continuous-wave illumination to examine the effectiveness of CALI targeted to kinesin. We show that CALI can destroy kinesin activity in at least two ways: it can either result in the apparent loss of motor activity, or it can cause irreversible attachment of the kinesin enzyme to its microtubule substrate. Finally, we apply this implementation of CALI to an in vitro system of motor proteins and microtubules that is capable of self-organized aster formation. In this system, CALI can effectively perturb local structure formation by blocking or reducing the degree of aster formation in chosen regions of the sample, without influencing structure formation elsewhere.

Broken symmetry and critical transport properties of random metals

Recent experimental data on the conductivity σ+(T), T → 0, on the metallic side of the metal–insulator transition in ideally random (neutron transmutation-doped) 70Ge:Ga have shown that σ+(0) ∝ (N − Nc)μ with μ = ½, confirming earlier ultra-low-temperature results for Si:P. This value is inconsistent with theoretical predictions based on diffusive classical scaling models, but it can be understood by a quantum-directed percolative filamentary amplitude model in which electronic basis states exist which have a well-defined momentum parallel but not normal to the applied electric field. The model, which is based on a new kind of broken symmetry, also explains the anomalous sign reversal of the derivative of the temperature dependence in the critical regime.

Diffusion of nitric oxide can facilitate cerebellar learning: A simulation study

The gaseous second messenger nitric oxide (NO), which readily diffuses in brain tissue, has been implicated in cerebellar long-term depression (LTD), a form of synaptic plasticity thought to be involved in cerebellar learning. Can NO diffusion facilitate cerebellar learning? The inferior olive (IO) cells, which provide the error signals necessary for modifying the granule cell–Purkinje cell (PC) synapses by LTD, fire at ultra-low firing rates in vivo, rarely more than 2–4 spikes within a second. In this paper, we show that NO diffusion can improve the transmission of sporadic IO error signals to PCs within cerebellar cortical functional units, or microzones. To relate NO diffusion to adaptive behavior, we add NO diffusion and a “volumic” LTD learning rule, i.e., a learning rule that depends both on the synaptic activity and on the NO concentration at the synapse, to a cerebellar model for arm movement control. Our results show that biologically plausible diffusion leads to an increase in information transfer of the error signals to the PCs when the IO firing rate is ultra-low. This, in turn, enhances cerebellar learning as shown by improved performance in an arm-reaching task.

Mitochondrial Single-stranded DNA-binding Protein Is Required for Mitochondrial DNA Replication and Development in Drosophila melanogaster

The discovery that several inherited human diseases are caused by mtDNA depletion has led to an increased interest in the replication and maintenance of mtDNA. We have isolated a new mutant in the lopo (low power) gene from Drosophila melanogaster affecting the mitochondrial single-stranded DNA-binding protein (mtSSB), which is one of the key components in mtDNA replication and maintenance. lopo1 mutants die late in the third instar before completion of metamorphosis because of a failure in cell proliferation. Molecular, histochemical, and physiological experiments show a drastic decrease in mtDNA content that is coupled with the loss of respiration in these mutants. However, the number and morphology of mitochondria are not greatly affected. Immunocytochemical analysis shows that mtSSB is expressed in all tissues but is highly enriched in proliferating tissues and in the developing oocyte. lopo1 is the first mtSSB mutant in higher eukaryotes, and its analysis demonstrates the essential function of this gene in development, providing an excellent model to study mitochondrial biogenesis in animals.

A chemically diverse conducting polymer-based "electronic nose".

We describe a method for generating a variety of chemically diverse broadly responsive low-power vapor sensors. The chemical polymerization of pyrrole in the presence of plasticizers has yielded conducting organic polymer films whose resistivities are sensitive to the identity and concentration of various vapors in air. An array of such sensing elements produced a chemically reversible diagnostic pattern of electrical resistance changes upon exposure to different odorants. Principal component analysis has demonstrated that such sensors can identify and quantify different airborne organic solvents and can yield information on the components of gas mixtures.

Influência da configuração da célula combustível microbiana na geração de energia elétrica a partir da degradação de compostos orgânicos

Nessa pesquisa foram testadas tanto CCM com membranas e sem membranas que tinham por característica reproduzir sistemas de tratamento de esgoto sanitário. A etapa experimental desse trabalho foi dividida entre o Brasil (ensaios com CCM sem a MTP e utilizando esgoto sanitário) e Portugal (ensaios com CCM tradicionais de uma e duas câmaras, utilizando água residuária sintética e a bactéria Lactobacillus pentosus). A execução em dois locais diferentes resultou em um maior aprofundamento e desenvolvimento da pesquisa. As CCM foram avaliadas principalmente quanto ao potencial elétrico e eficiência da degradação de compostos orgânicos (esgoto sanitário e água residuária sintética). Para os dados obtidos no Brasil, as três configurações apresentaram maior diferença na potência em função do modo de operação. A operação intermitente apresentou a maior potência (11 mW/m2) para a CCM cilíndrica de fluxo ascendente, enquanto que operação continua a maior potência (4,2 mW/m2) foi obtida para a CCM retangular de fluxo horizontal, a qual também apresentava uma maior facilidade na manutenção quanto aos eletrodos (adição/remoção). A CCM cúbica de fluxo ascendente devido a sua concepção simples demandava um sistema complementar para o aumento da remoção de DQO. Apesar da baixa potência mensurada para os ensaios realizados no Brasil há de se pontuar que os mesmos foram obtidos para reatores sem membranas e utilizando o esgoto sanitário, o qual apresentou grande sazonalidade. Para a etapa realizada em Portugal, foi possível realizar quinze diferentes ensaios e mais um ensaio específico de crescimento. A maior potência (10,37 mW/m2) foi obtida para CCM de câmara dupla operada de modo contínuo para um tempo de detenção hidráulico (TDH) de 20 horas. A maior potência obtida para a CCM de câmara única foi de 5,53 mW/m2 quando houve a adição do extrato de levedura (função teórica de mediador). A potência da CCM, na maioria das vezes, esteve relacionada à proporção de sólidos voláteis e totais, SV/ST, quantidade de bactérias, pH, características de operação e por fim a configuração da CCM. O ensaio de crescimento revelou a correlação da potência em função da quantidade de bactérias inseridas da massa do biofilme (SV) e mostra-se como uma ferramenta na avaliação da potência das CCM.

Estimativa de dose nos pulmões para procedimentos de tomografia computadorizada

Desde o seu desenvolvimento na década de 1970 a tomografia computadorizada (TC) passou por grandes mudanças tecnológicas, tornando-se uma importante ferramenta diagnóstica para a medicina. Consequentemente o papel da TC em diagnóstico por imagem expandiu-se rapidamente, principalmente devido a melhorias na qualidade da imagem e tempo de aquisição. A dose de radiação recebida por pacientes devido a tais procedimentos vem ganhando atenção, levando a comunidade científica e os fabricantes a trabalharem juntos em direção a determinação e otimização de doses. Nas últimas décadas muitas metodologias para dosimetria em pacientes têm sido propostas, baseadas especialmente em cálculos utilizando a técnica Monte Carlo ou medições experimentais com objetos simuladores e dosímetros. A possibilidade de medições in vivo também está sendo investigada. Atualmente as principais técnicas para a otimização da dose incluem redução e/ou modulação da corrente anódica. O presente trabalho propõe uma metodologia experimental para estimativa de doses absorvidas pelos pulmões devido a protocolos clínicos de TC, usando um objeto simulador antropomórfico adulto e dosímetros termoluminescentes de Fluoreto de Lítio (LiF). Sete protocolos clínicos diferentes foram selecionados, com base em sua relevância com respeito à otimização de dose e frequência na rotina clínica de dois hospitais de grande porte: Instituto de Radiologia do Hospital das Clínicas da Faculdade de Medicina da Universidade de São Paulo (InRad) e Instituto do Câncer do Estado de São Paulo Octávio Frias de Oliveira (ICESP). Quatro protocolos de otimização de dose foram analisados: Auto mA, Auto + Smart mA, Baixa Dose (BD) e Ultra Baixa Dose (UBD). Os dois primeiros protocolos supracitados buscam redução de dose por meio de modulação da corrente anódica, enquanto os protocolos BD e UBD propõem a redução do valor da corrente anódica, mantendo-a constante. Os protocolos BD e UBD proporcionaram redução de dose de 72,7(8) % e 91(1) %, respectivamente; 16,8(1,3) % e 35,0(1,2) % de redução de dose foram obtidas com os protocolos Auto mA e Auto + Smart mA, respectivamente. As estimativas de dose para os protocolos analisados neste estudo são compatíveis com estudos similares publicados na literatura, demonstrando a eficiência da metodologia para o cálculo de doses absorvidas no pulmão. Sua aplicabilidade pode ser estendida a diferentes órgãos, diferentes protocolos de CT e diferentes tipos de objetos simuladores antropomórficos (pediátricos, por exemplo). Por fim, a comparação entre os valores de doses estimadas para os pulmões e valores de estimativas de doses dependentes do tamanho (Size Specific Dose Estimates SSDE) demonstrou dependência linear entre as duas grandezas. Resultados de estudos similares exibiram comportamentos similares para doses no reto, sugerindo que doses absorvidas pelos uma órgãos podem ser linearmente dependente dos valores de SSDE, com coeficientes lineares específicos para cada órgão. Uma investigação mais aprofundada sobre doses em órgãos é necessária para avaliar essa hipótese.

Avaliação in vivo e in vitro de diferentes protocolos no tratamento da hipersensibilidade dentinária cervical

Este estudo possui duas partes distintas: 1. in vivo (randomizado e longitudinal) que teve como objetivo avaliar protocolos de tratamento para hipersensibilidade dentinária com laser de baixa potência (com diferentes dosagens), laser de alta potência e agente dessensibilizante, por um período de 12 e 18 meses; e 2. in vitro que teve como objetivo analisar a perda de estrutura de dois dentifrícios distintos (Colgate Total 12 e Colgate Pró Alívio) e analisar a permeabilidade dentinária dos tratamentos da etapa 01, associados aos dentifrícios, após diferentes ciclos de abrasão. Na parte in vivo, as lesões cervicais não cariosas de 32 voluntários, previamente submetidos aos critérios de elegibilidade ou exclusão, foram divididas em nove grupos (n=10): G1: Gluma Desensitizer (Heraeus Kulzer), G2: Laser de baixa potência com baixa dosagem (Photon Lase, DMC) (três pontos de irradiação vestibulares e um ponto apical: 30 mW, 10 J/cm2, 9 seg por ponto com o comprimento de onda de 810nm). Foram realizadas três sessões com um intervalo de 72 horas), G3: Laser de baixa potência com alta dosagem (um ponto cervical e um ponto apical: 100 mW, 90 J/cm2, 11 seg por ponto com o comprimento de onda de 810nm. Foram realizadas três sessões com um intervalo de 72 horas), G4: Laser de baixa potência com baixa dosagem + Gluma Desensitizer, G5: Laser de baixa potência com alta dosagem + Gluma Desensitizer, G6: Laser de Nd:YAG (Power LaserTM ST6, Lares Research®), em contato com a superfície dental: 1,0W, 10 Hz e 100 mJ, ? 85 J/cm2, com o comprimento de onda de 1064nm, G7: Laser de Nd:YAG + Gluma Desensitizer, G8: Laser de Nd:YAG + Laser de baixa potência com baixa dosagem, G9: Laser de Nd:YAG + Laser de baixa potência com alta dosagem. O nível de sensibilidade de cada voluntário foi avaliado através da escala visual analógica de dor (VAS) com auxílio do ar da seringa tríplice e exploração com sonda após 12 e 18 meses do tratamento. Na parte 02, in vitro, foram utilizados terceiros molares humanos não irrompidos e recém-extraídos. Todos foram limpos e tiveram suas raízes separadas das coroas. As raízes foram seccionadas em quadrados de dentina com dimensões de 4x4x2 mm, os quais foram embutidos em resina Epoxi e devidamente polidos até uma curvatura de 0,3 ?m, analisados em perfilometria ótica. Estes foram imersos em solução de EDTA 17% por 2min para abertura dos túbulos e armazenados em uma solução de Soro Fetal Bovino diluído em salina tamponada com fosfato. Os espécimes foram divididos aleatoriamente em 12 grupos (n=10) G1: Sem tratamento de superfície, sem dentifrício; G2: Nd:YAG/sem dentifrício; G3: Gluma/sem dentifrício; G4: Nd:YAG + Gluma/sem dentifrício; G5: Sem tratamento de superfície/Colgate Total 12; G6: Nd:YAG/Colgate Total 12; G7: Gluma/Colgate Total 12; G8: Nd:YAG + Gluma/Colgate Total 12; G9: Sem tratamento de superfície/Colgate Pró Alívio; G10: Nd:YAG/Colgate Pró Alívio; G11: Gluma/Colgate Pró Alívio; G12: Nd:YAG + Gluma/Colgate Pró Alívio. Em seguida, as superfícies receberam a aplicação de fitas adesivas nas duas margens, mantendo uma área central de teste exposta de 4 x 1 mm, onde foram realizados os tratamentos de superfície e os ciclos de abrasão correspondentes a 1, 7, 30 e 90 dias de escovação (52 ciclos, 210 segundos de contato com o slurry; 361 ciclos, 1470 segundos de contato com o slurry; 1545 ciclos, 6300 segundos de contato com o slurry; 4635 ciclos, 18900 segundos de contato com o slurry, respectivamente). A cada etapa de abrasão, foi realizada análise em Perfilometria Ótica. Para as analises de permeabilidade e Microscopia Eletrônica de Varredura, foram utilizadas amostras circulares de 6 mm de diâmetro e 1 mm de espessura de dentina obtidas das coroas dentais. Estas foram divididas aleatoriamente nos mesmos grupos já descritos anteriormente, sendo que 120 espécimes foram utilizados para permeabilidade (n=10) e 36 para MEV (n=3). Ambas as análises foram realizadas após imersão no EDTA; após tratamentos para a sensibilidade; pós 1 dia, 7 dias, 30 dias e 90 dias de escovação. Após análise estatística pode-se concluir que, in vivo, todos os tratamentos foram eficazes para a redução da hipersensibilidade dentinária. Ainda que o nível da sensibilidade dos pacientes aumentou numericamente, estes não são considerados estatisticamente diferentes a partir de 12 meses. Portanto, até a avaliação de 18 meses, podemos concluir que não houve um aumento na sensibilidade dentinária desde a sua diminuição pós-tratamento. In vitro, pode-se concluir que todos os tratamentos foram capazes de diminuir a permeabilidade dentinária. O dentifrício Total 12 apresentou-se como o mais abrasivo em comparação com o dentifrício Pro Alivio, pois este último promoveu uma perda de estrutura menor, porém ambos não apresentaram aumento na permeabilidade nos tempos de escovação. As microscopias eletrônicas de varredura mostram a formação da smear layer, obliterando os túbulos para ambos os dentifricios. Como conclusão, pode-se afirmar que todos os agentes dessensibilizantes foram efetivos, mesmo apresentando estratégias de ação diferentes. Os dentifrícios são igualmente interessantes para o uso caseiro por ocasionarem oclusão tubular e a associação de tratamentos (caseiro e de consultório) parece ser uma alternativa eficaz no tratamento da hipersensibilidade dentinária.