Systematizing requirements elicitation technique selection

Context: This research deals with requirements elicitation technique selection for software product requirements and the overselection of open interviews. Objectives: This paper proposes and validates a framework to help requirements engineers select the most adequate elicitation techniques at any time. Method: We have explored both the existing underlying theory and the results of empirical research to build the framework. Based on this, we have deduced and put together justified proposals about the framework components. We have also had to add information not found in theoretical or empirical sources. In these cases, we drew on our own experience and expertise. Results: A new validated approach for requirements technique selection. This new approach selects tech- niques other than open interview, offers a wider range of possible techniques and captures more require- ments information. Conclusions: The framework is easily extensible and changeable. Whenever any theoretical or empirical evidence for an attribute, technique or adequacy value is unearthed, the information can be easily added to the framework.

Material requirements for the adoption of unconventional silicon crystal and wafer growth techniques for high-efficiency solar cells

Silicon wafers comprise approximately 40% of crystalline silicon module cost, and represent an area of great technological innovation potential. Paradoxically, unconventional wafer-growth techniques have thus far failed to displace multicrystalline and Czochralski silicon, despite four decades of innovation. One of the shortcomings of most unconventional materials has been a persistent carrier lifetime deficit in comparison to established wafer technologies, which limits the device efficiency potential. In this perspective article, we review a defect-management framework that has proven successful in enabling millisecond lifetimes in kerfless and cast materials. Control of dislocations and slowly diffusing metal point defects during growth, coupled to effective control of fast-diffusing species during cell processing, is critical to enable high cell efficiencies. To accelerate the pace of novel wafer development, we discuss approaches to rapidly evaluate the device efficiency potential of unconventional wafers from injection-dependent lifetime measurements.

Output Impedance Correction Circuit (OICC): A New Concept to Improve the Dynamic Response of DC/DC Converters with Additional Energy Path

El desarrollo da las nuevas tecnologías permite a los ingenieros llevar al límite el funcionamiento de los circuitos integrados (Integrated Circuits, IC). Las nuevas generaciones de procesadores, DSPs o FPGAs son capaces de procesar la información a una alta velocidad, con un alto consumo de energía, o esperar en modo de baja potencia con el mínimo consumo posible. Esta gran variación en el consumo de potencia y el corto tiempo necesario para cambiar de un nivel al otro, afecta a las especificaciones del Módulo de Regulador de Tensión (Voltage Regulated Module, VRM) que alimenta al IC. Además, las características adicionales obligatorias, tales como adaptación del nivel de tensión (Adaptive Voltage Positioning, AVP) y escalado dinámico de la tensión (Dynamic Voltage Scaling, DVS), imponen requisitos opuestas en el diseño de la etapa de potencia del VRM. Para poder soportar las altas variaciones de los escalones de carga, el condensador de filtro de salida del VRM se ha de sobredimensionar, penalizando la densidad de energía y el rendimiento durante la operación de DVS. Por tanto, las actuales tendencias de investigación se centran en mejorar la respuesta dinámica del VRM, mientras se reduce el tamaño del condensador de salida. La reducción del condensador de salida lleva a menor coste y una prolongación de la vida del sistema ya que se podría evitar el uso de condensadores voluminosos, normalmente implementados con condensadores OSCON. Una ventaja adicional es que reduciendo el condensador de salida, el DVS se puede realizar más rápido y con menor estrés de la etapa de potencia, ya que la cantidad de carga necesaria para cambiar la tensión de salida es menor. El comportamiento dinámico del sistema con un control lineal (Control Modo Tensión, VMC, o Control Corriente de Pico, Peak Current Mode Control, PCMC,…) está limitado por la frecuencia de conmutación del convertidor y por el tamaño del filtro de salida. La reducción del condensador de salida se puede lograr incrementando la frecuencia de conmutación, así como incrementando el ancho de banda del sistema, y/o aplicando controles avanzados no-lineales. Usando esos controles, las variables del estado se saturan para conseguir el nuevo régimen permanente en un tiempo mínimo, así como el filtro de salida, más específicamente la pendiente de la corriente de la bobina, define la respuesta de la tensión de salida. Por tanto, reduciendo la inductancia de la bobina de salida, la corriente de bobina llega más rápido al nuevo régimen permanente, por lo que una menor cantidad de carga es tomada del condensador de salida durante el tránsito. El inconveniente de esa propuesta es que el rendimiento del sistema es penalizado debido al incremento de pérdidas de conmutación y las corrientes RMS. Para conseguir tanto la reducción del condensador de salida como el alto rendimiento del sistema, mientras se satisfacen las estrictas especificaciones dinámicas, un convertidor multifase es adoptado como estándar para aplicaciones VRM. Para asegurar el reparto de las corrientes entre fases, el convertidor multifase se suele implementar con control de modo de corriente. Para superar la limitación impuesta por el filtro de salida, la segunda posibilidad para reducir el condensador de salida es aplicar alguna modificación topológica (Topologic modifications) de la etapa básica de potencia para incrementar la pendiente de la corriente de bobina y así reducir la duración de tránsito. Como el transitorio se ha reducido, una menor cantidad de carga es tomada del condensador de salida bajo el mismo escalón de la corriente de salida, con lo cual, el condensador de salida se puede reducir para lograr la misma desviación de la tensión de salida. La tercera posibilidad para reducir el condensador de salida del convertidor es introducir un camino auxiliar de energía (additional energy path, AEP) para compensar el desequilibrio de la carga del condensador de salida reduciendo consecuentemente la duración del transitorio y la desviación de la tensión de salida. De esta manera, durante el régimen permanente, el sistema tiene un alto rendimiento debido a que el convertidor principal con bajo ancho de banda es diseñado para trabajar con una frecuencia de conmutación moderada para conseguir requisitos estáticos. Por otro lado, el comportamiento dinámico durante los transitorios es determinado por el AEP con un alto ancho de banda. El AEP puede ser implementado como un camino resistivo, como regulador lineal (Linear regulator, LR) o como un convertidor conmutado. Las dos primeras implementaciones proveen un mayor ancho de banda, acosta del incremento de pérdidas durante el transitorio. Por otro lado, la implementación del convertidor computado presenta menor ancho de banda, limitado por la frecuencia de conmutación, aunque produce menores pérdidas comparado con las dos anteriores implementaciones. Dependiendo de la aplicación, la implementación y la estrategia de control del sistema, hay una variedad de soluciones propuestas en el Estado del Arte (State-of-the-Art, SoA), teniendo diferentes propiedades donde una solución ofrece más ventajas que las otras, pero también unas desventajas. En general, un sistema con AEP ideal debería tener las siguientes propiedades: 1. El impacto del AEP a las pérdidas del sistema debería ser mínimo. A lo largo de la operación, el AEP genera pérdidas adicionales, con lo cual, en el caso ideal, el AEP debería trabajar por un pequeño intervalo de tiempo, solo durante los tránsitos; la otra opción es tener el AEP constantemente activo pero, por la compensación del rizado de la corriente de bobina, se generan pérdidas innecesarias. 2. El AEP debería ser activado inmediatamente para minimizar la desviación de la tensión de salida. Para conseguir una activación casi instantánea, el sistema puede ser informado por la carga antes del escalón o el sistema puede observar la corriente del condensador de salida, debido a que es la primera variable del estado que actúa a la perturbación de la corriente de salida. De esa manera, el AEP es activado con casi cero error de la tensión de salida, logrando una menor desviación de la tensión de salida. 3. El AEP debería ser desactivado una vez que el nuevo régimen permanente es detectado para evitar los transitorios adicionales de establecimiento. La mayoría de las soluciones de SoA estiman la duración del transitorio, que puede provocar un transitorio adicional si la estimación no se ha hecho correctamente (por ejemplo, si la corriente de bobina del convertidor principal tiene un nivel superior o inferior al necesitado, el regulador lento del convertidor principal tiene que compensar esa diferencia una vez que el AEP es desactivado). Otras soluciones de SoA observan las variables de estado, asegurando que el sistema llegue al nuevo régimen permanente, o pueden ser informadas por la carga. 4. Durante el transitorio, como mínimo un subsistema, o bien el convertidor principal o el AEP, debería operar en el lazo cerrado. Implementando un sistema en el lazo cerrado, preferiblemente el subsistema AEP por su ancho de banda elevado, se incrementa la robustez del sistema a los parásitos. Además, el AEP puede operar con cualquier tipo de corriente de carga. Las soluciones que funcionan en el lazo abierto suelen preformar el control de balance de carga con mínimo tiempo, así reducen la duración del transitorio y tienen un impacto menor a las pérdidas del sistema. Por otro lado, esas soluciones demuestran una alta sensibilidad a las tolerancias y parásitos de los componentes. 5. El AEP debería inyectar la corriente a la salida en una manera controlada, así se reduce el riesgo de unas corrientes elevadas y potencialmente peligrosas y se incrementa la robustez del sistema bajo las perturbaciones de la tensión de entrada. Ese problema suele ser relacionado con los sistemas donde el AEP es implementado como un convertidor auxiliar. El convertidor auxiliar es diseñado para una potencia baja, con lo cual, los dispositivos elegidos son de baja corriente/potencia. Si la corriente no es controlada, bajo un pico de tensión de entrada provocada por otro parte del sistema (por ejemplo, otro convertidor conectado al mismo bus), se puede llegar a un pico en la corriente auxiliar que puede causar la perturbación de tensión de salida e incluso el fallo de los dispositivos del convertidor auxiliar. Sin embargo, cuando la corriente es controlada, usando control del pico de corriente o control con histéresis, la corriente auxiliar tiene el control con prealimentación (feed-forward) de tensión de entrada y la corriente es definida y limitada. Por otro lado, si la solución utiliza el control de balance de carga, el sistema puede actuar de forma deficiente si la tensión de entrada tiene un valor diferente del nominal, provocando que el AEP inyecta/toma más/menos carga que necesitada. 6. Escalabilidad del sistema a convertidores multifase. Como ya ha sido comentado anteriormente, para las aplicaciones VRM por la corriente de carga elevada, el convertidor principal suele ser implementado como multifase para distribuir las perdidas entre las fases y bajar el estrés térmico de los dispositivos. Para asegurar el reparto de las corrientes, normalmente un control de modo corriente es usado. Las soluciones de SoA que usan VMC son limitadas a la implementación con solo una fase. Esta tesis propone un nuevo método de control del flujo de energía por el AEP y el convertidor principal. El concepto propuesto se basa en la inyección controlada de la corriente auxiliar al nodo de salida donde la amplitud de la corriente es n-1 veces mayor que la corriente del condensador de salida con las direcciones apropiadas. De esta manera, el AEP genera un condensador virtual cuya capacidad es n veces mayor que el condensador físico y reduce la impedancia de salida. Como el concepto propuesto reduce la impedancia de salida usando el AEP, el concepto es llamado Output Impedance Correction Circuit (OICC) concept. El concepto se desarrolla para un convertidor tipo reductor síncrono multifase con control modo de corriente CMC (incluyendo e implementación con una fase) y puede operar con la tensión de salida constante o con AVP. Además, el concepto es extendido a un convertidor de una fase con control modo de tensión VMC. Durante la operación, el control de tensión de salida de convertidor principal y control de corriente del subsistema OICC están siempre cerrados, incrementando la robustez a las tolerancias de componentes y a los parásitos del cirquito y permitiendo que el sistema se pueda enfrentar a cualquier tipo de la corriente de carga. Según el método de control propuesto, el sistema se puede encontrar en dos estados: durante el régimen permanente, el sistema se encuentra en el estado Idle y el subsistema OICC esta desactivado. Por otro lado, durante el transitorio, el sistema se encuentra en estado Activo y el subsistema OICC está activado para reducir la impedancia de salida. El cambio entre los estados se hace de forma autónoma: el sistema entra en el estado Activo observando la corriente de condensador de salida y vuelve al estado Idle cunado el nuevo régimen permanente es detectado, observando las variables del estado. La validación del concepto OICC es hecha aplicándolo a un convertidor tipo reductor síncrono con dos fases y de 30W cuyo condensador de salida tiene capacidad de 140μF, mientras el factor de multiplicación n es 15, generando en el estado Activo el condensador virtual de 2.1mF. El subsistema OICC es implementado como un convertidor tipo reductor síncrono con PCMC. Comparando el funcionamiento del convertidor con y sin el OICC, los resultados demuestran que se ha logrado una reducción de la desviación de tensión de salida con factor 12, tanto con funcionamiento básico como con funcionamiento AVP. Además, los resultados son comparados con un prototipo de referencia que tiene la misma etapa de potencia y un condensador de salida físico de 2.1mF. Los resultados demuestran que los dos sistemas tienen el mismo comportamiento dinámico. Más aun, se ha cuantificado el impacto en las pérdidas del sistema operando bajo una corriente de carga pulsante y bajo DVS. Se demuestra que el sistema con OICC mejora el rendimiento del sistema, considerando las pérdidas cuando el sistema trabaja con la carga pulsante y con DVS. Por lo último, el condensador de salida de sistema con OICC es mucho más pequeño que el condensador de salida del convertidor de referencia, con lo cual, por usar el concepto OICC, la densidad de energía se incrementa. En resumen, las contribuciones principales de la tesis son: • El concepto propuesto de Output Impedance Correction Circuit (OICC), • El control a nivel de sistema basado en el método usado para cambiar los estados de operación, • La implementación del subsistema OICC en lazo cerrado conjunto con la implementación del convertidor principal, • La cuantificación de las perdidas dinámicas bajo la carga pulsante y bajo la operación DVS, y • La robustez del sistema bajo la variación del condensador de salida y bajo los escalones de carga consecutiva. ABSTRACT Development of new technologies allows engineers to push the performance of the integrated circuits to its limits. New generations of processors, DSPs or FPGAs are able to process information with high speed and high consumption or to wait in low power mode with minimum possible consumption. This huge variation in power consumption and the short time needed to change from one level to another, affect the specifications of the Voltage Regulated Module (VRM) that supplies the IC. Furthermore, additional mandatory features, such as Adaptive Voltage Positioning (AVP) and Dynamic Voltage Scaling (DVS), impose opposite trends on the design of the VRM power stage. In order to cope with high load-step amplitudes, the output capacitor of the VRM power stage output filter is drastically oversized, penalizing power density and the efficiency during the DVS operation. Therefore, the ongoing research trend is directed to improve the dynamic response of the VRM while reducing the size of the output capacitor. The output capacitor reduction leads to a smaller cost and longer life-time of the system since the big bulk capacitors, usually implemented with OSCON capacitors, may not be needed to achieve the desired dynamic behavior. An additional advantage is that, by reducing the output capacitance, dynamic voltage scaling (DVS) can be performed faster and with smaller stress on the power stage, since the needed amount of charge to change the output voltage is smaller. The dynamic behavior of the system with a linear control (Voltage mode control, VMC, Peak Current Mode Control, PCMC,…) is limited by the converter switching frequency and filter size. The reduction of the output capacitor can be achieved by increasing the switching frequency of the converter, thus increasing the bandwidth of the system, and/or by applying advanced non-linear controls. Applying nonlinear control, the system variables get saturated in order to reach the new steady-state in a minimum time, thus the output filter, more specifically the output inductor current slew-rate, determines the output voltage response. Therefore, by reducing the output inductor value, the inductor current reaches faster the new steady state, so a smaller amount of charge is taken from the output capacitor during the transient. The drawback of this approach is that the system efficiency is penalized due to increased switching losses and RMS currents. In order to achieve both the output capacitor reduction and high system efficiency, while satisfying strict dynamic specifications, a Multiphase converter system is adopted as a standard for VRM applications. In order to ensure the current sharing among the phases, the multiphase converter is usually implemented with current mode control. In order to overcome the limitation imposed by the output filter, the second possibility to reduce the output capacitor is to apply Topologic modifications of the basic power stage topology in order to increase the slew-rate of the inductor current and, therefore, reduce the transient duration. Since the transient is reduced, smaller amount of charge is taken from the output capacitor under the same load current, thus, the output capacitor can be reduced to achieve the same output voltage deviation. The third possibility to reduce the output capacitor of the converter is to introduce an additional energy path (AEP) to compensate the charge unbalance of the output capacitor, consequently reducing the transient time and output voltage deviation. Doing so, during the steady-state operation the system has high efficiency because the main low-bandwidth converter is designed to operate at moderate switching frequency, to meet the static requirements, whereas the dynamic behavior during the transients is determined by the high-bandwidth auxiliary energy path. The auxiliary energy path can be implemented as a resistive path, as a Linear regulator, LR, or as a switching converter. The first two implementations provide higher bandwidth, at the expense of increasing losses during the transient. On the other hand, the switching converter implementation presents lower bandwidth, limited by the auxiliary converter switching frequency, though it produces smaller losses compared to the two previous implementations. Depending on the application, the implementation and the control strategy of the system, there is a variety of proposed solutions in the State-of-the-Art (SoA), having different features where one solution offers some advantages over the others, but also some disadvantages. In general, an ideal additional energy path system should have the following features: 1. The impact on the system losses should be minimal. During its operation, the AEP generates additional losses, thus ideally, the AEP should operate for a short period of time, only when the transient is occurring; the other option is to have the AEP constantly on, but due to the inductor current ripple compensation at the output, unnecessary losses are generated. 2. The AEP should be activated nearly instantaneously to prevent bigger output voltage deviation. To achieve near instantaneous activation, the converter system can be informed by the load prior to the load-step or the system can observe the output capacitor current, which is the first system state variable that reacts on the load current perturbation. In this manner, the AEP is turned on with near zero output voltage error, providing smaller output voltage deviation. 3. The AEP should be deactivated once the new steady state is reached to avoid additional settling transients. Most of the SoA solutions estimate duration of the transient which may cause additional transient if the estimation is not performed correctly (e.g. if the main converter inductor current has higher or lower value than needed, the slow regulator of the main converter needs to compensate the difference after the AEP is deactivated). Other SoA solutions are observing state variables, ensuring that the system reaches the new steady state or they are informed by the load. 4. During the transient, at least one subsystem, either the main converter or the AEP, should be in closed-loop. Implementing a closed loop system, preferably the AEP subsystem, due its higher bandwidth, increases the robustness under system tolerances and circuit parasitic. In addition, the AEP can operate with any type of load. The solutions that operate in open loop usually perform minimum time charge balance control, thus reducing the transient length and minimizing the impact on the losses, however they are very sensitive to tolerances and parasitics. 5. The AEP should inject current at the output in a controlled manner, thus reducing the risk of high and potentially damaging currents and increasing robustness on the input voltage deviation. This issue is mainly related to the systems where AEP is implemented as auxiliary converter. The auxiliary converter is designed for small power and, as such, the MOSFETs are rated for small power/currents. If the current is not controlled, due to the some unpredicted spike in input voltage caused by some other part of the system (e.g. different converter), it may lead to a current spike in auxiliary current which will cause the perturbation of the output voltage and even failure of the switching components of auxiliary converter. In the case when the current is controlled, using peak CMC or Hysteretic Window CMC, the auxiliary converter has inherent feed-forwarding of the input voltage in current control and the current is defined and limited. Furthermore, if the solution employs charge balance control, the system may perform poorly if the input voltage has different value than the nominal, causing that AEP injects/extracts more/less charge than needed. 6. Scalability of the system to multiphase converters. As commented previously, in VRM applications, due to the high load currents, the main converters are implemented as multiphase to redistribute losses among the modules, lowering temperature stress of the components. To ensure the current sharing, usually a Current Mode Control (CMC) is employed. The SoA solutions that are implemented with VMC are limited to a single stage implementation. This thesis proposes a novel control method of the energy flow through the AEP and the main converter system. The proposed concept relays on a controlled injection of the auxiliary current at the output node where the instantaneous current value is n-1 times bigger than the output capacitor current with appropriate directions. Doing so, the AEP creates an equivalent n times bigger virtual capacitor at the output, thus reducing the output impedance. Due to the fact that the proposed concept reduces the output impedance using the AEP, it has been named the Output Impedance Correction Circuit (OICC) concept. The concept is developed for a multiphase CMC synchronous buck converter (including a single phase implementation), operating with a constant output voltage and with AVP feature. Further, it is extended to a single phase VMC synchronous buck converter. During the operation, the main converter voltage loop and the OICC subsystem capacitor current loop is constantly closed, increasing the robustness under system tolerances and circuit parasitic and allowing the system to operate with any load-current shape or pattern. According to the proposed control method, the system operates in two states: during the steady-state the system is in the Idle state and the OICC subsystem is deactivated, while during the load-step transient the system is in the Active state and the OICC subsystem is activated in order to reduce the output impedance. The state changes are performed autonomously: the system enters in the Active state by observing the output capacitor current and it returns back to the Idle state when the steady-state operation is detected by observing the state variables. The validation of the OICC concept has been done by applying it to a 30W two phase synchronous buck converter with 140μF output capacitor and with the multiplication factor n equal to 15, generating during the Active state equivalent output capacitor of 2.1mF. The OICC subsystem is implemented as single phase PCMC synchronous buck converter. Comparing the converter operation with and without the OICC the results demonstrate that the 12 times reduction of the output voltage deviation is achieved, for both basic operation and for the AVP operation. Furthermore, the results have been compared to a reference prototype which has the same power stage and a fiscal output capacitor of 2.1mF. The results show that the two systems have the same dynamic behavior. Moreover, an impact on the system losses under the pulsating load and DVS operation has been quantified and it has been demonstrated that the OICC system has improved the system efficiency, considering the losses when the system operates with the pulsating load and the DVS operation. Lastly, the output capacitor of the OICC system is much smaller than the reference design output capacitor, therefore, by applying the OICC concept the power density can be increased. In summary, the main contributions of the thesis are: • The proposed Output Impedance Correction Circuit (OICC) concept, • The system level control based on the used approach to change the states of operation, • The OICC subsystem closed-loop implementation, together with the main converter implementation, • The dynamic losses under the pulsating load and the DVS operation quantification, and • The system robustness on the capacitor impedance variation and consecutive load-steps.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Trust and Privacy Solutions Based on Holistic Service Requirements

The products and services designed for Smart Cities provide the necessary tools to improve the management of modern cities in a more efficient way. These tools need to gather citizens’ information about their activity, preferences, habits, etc. opening up the possibility of tracking them. Thus, privacy and security policies must be developed in order to satisfy and manage the legislative heterogeneity surrounding the services provided and comply with the laws of the country where they are provided. This paper presents one of the possible solutions to manage this heterogeneity, bearing in mind these types of networks, such as Wireless Sensor Networks, have important resource limitations. A knowledge and ontology management system is proposed to facilitate the collaboration between the business, legal and technological areas. This will ease the implementation of adequate specific security and privacy policies for a given service. All these security and privacy policies are based on the information provided by the deployed platforms and by expert system processing.

Teoría y práctica de la restauración de la Mezquita-Catedral de Córdoba durante el siglo XX

La Mezquita-Catedral de Córdoba es un edificio vivo. Un edificio que ha sido transformado sucesivamente por hombres de razas, culturas y religiones distintas durante sus más de 1.200 años de vida y que, a pesar de ello, no ha dejado de estar en uso ni uno solo de esos días de esa larga vida. De esta forma, el edificio se muestra ante el visitante como un complejo objeto arquitectónico, resultado de una continua transformación. La capacidad de la transformación de los edificios es algo inherente a su propia condición arquitectónica, no es un hecho exclusivo de la Mezquita-Catedral. Sin embargo, en este edificio esa transformación se produce con una gran intensidad y sin pérdida de su autenticidad. Tradicionalmente, los edificios se han adaptado a los nuevos requerimientos de cada época en un proceso que ha buscado en el propio edificio las leyes o principios que habían de regir la intervención. De esta forma, tanto las sucesivas ampliaciones de la Mezquita de Abd al-Rahman I como las siguientes intervenciones cristianas debieron asumir lo preexistente como material de trabajo. Así, los arquitectos del califa al-Hakam II dialogaron con sus antecesores complejizando el espacio que recibieron, así como los Hernán Ruiz consiguieron un nuevo organismo resultante de la introducción de su arquitectura luminosa en la trama hispanomusulmana. El siglo XIX confirmó el deseo por descubrir las huellas de un pasado esplendoroso que la intervención barroca había silenciado bajo un tratamiento homogéneo del espacio. La recuperación de esas huellas supuso, hace exactamente dos siglos, el inicio de la última gran etapa en la transformación del edificio, la de la restauración. La fábrica es considerada como objeto a conservar y los esfuerzos desde ese momento se centraron en la recuperación de la arquitectura omeya latente. De este modo, la práctica de la restauración como disciplina se encontró absolutamente influenciada por la Arqueología como única fuente de conocimiento. Las intervenciones buscaban lo original como modo de recuperar espacial y formalmente aquel pasado, concentrándose en los lugares del edificio considerados como esenciales. La declaración del edificio como monumento nacional en 1882 propició que el Estado se hiciera cargo de su mantenimiento y conservación, sustituyendo en esa tarea a los Obispos y Cabildos del siglo XIX, que tuvieron un entendimiento muy avanzado para su época. La llegada del arquitecto Velázquez Bosco en las últimas décadas del siglo XIX supuso un cambio trascendental en la historia del edificio, puesto que recibió un edificio con importantes deterioros y consiguió poner las bases del edificio que hoy contemplamos. El empeño por la recuperación material y espacial devolvió a la Mezquita-Catedral buena parte de su imagen original, reproduciendo con exactitud los modelos hallados en las exploraciones arqueológicas. La llegada de Antonio Flórez tras la muerte de Velázquez Bosco supuso la traslación al edificio del debate disciplinar que se desarrolló en las dos primeras décadas del siglo XX. Flórez procuró un nuevo entendimiento de la intervención, considerando la conservación como actuación prioritaria. En 1926 el Estado reformó la manera en que se atendía al patrimonio con la creación de un sistema de zonas y unos arquitectos a cargo de ellas. La existencia de un nuevo marco legislativo apuntaló esa nueva visión conservativa, avalada por la Carta de Atenas de 1931. Este modelo restauración científica huía de la intervención en estilo y valoraba la necesidad de intervenir de la manera más escueta posible y con un lenguaje diferenciado, basándose en los datos que ofrecía la Arqueología. Por tanto, se continuaba con la valoración del edificio como documento histórico, buscando en este caso una imagen diferenciada de la intervención frente a la actitud mimética de Velázquez. Resulta destacable la manera en la que el historiador Manuel Gómez-Moreno influyó en varias generaciones de arquitectos, arqueólogos e historiadores, tanto en el entendimiento científico de la restauración como en la propia estructura administrativa. La labor desarrollada en el edificio por José Mª Rodríguez Cano primero y Félix Hernández a continuación estuvo influida de manera teórica por el método de Gómez-Moreno, aunque en muchos aspectos su labor no representó una gran diferencia con lo hecho por Velázquez Bosco. La búsqueda de lo original volvió a ser recurrente, pero la carga económica del mantenimiento de un edificio tan extenso conllevó la no realización de muchos de los proyectos más ambiciosos. Esta obsesiva búsqueda de la imagen original del edificio tuvo su última y anacrónica etapa con la intervención de la Dirección General de Arquitectura en los 70. Sin embargo, el agotamiento del modelo científico ya había propiciado un nuevo escenario a nivel europeo, que cristalizó en la Carta de Venecia de 1964 y en una nueva definición del objeto a preservar, más allá del valor como documento histórico. Esta nueva posición teórica tuvo su traslación al modelo restaurador español en el último cuarto de siglo XX, coincidiendo con la Transición. El arquitecto Dionisio Hernández Gil defendió una interpretación distinta a la de los arqueólogos y de los historiadores, que había prevalecido durante todo el siglo. En opinión de Hernández Gil, los problemas de intervención debían enfocarse fundamentalmente como problemas de Arquitectura, abandonando la idea de que solamente podían ser resueltos por especialistas. Esta convicción teórica fue defendida desde la nueva Administración y deparó la utilización de unos criterios de intervención particularizados, provenientes del análisis multifocal de cada situación y no sólo desde el valor de los edificios como documentos históricos. Y este cambio tuvo su traslación a la Mezquita-Catedral con la práctica de Gabriel Ruiz Cabrero y Gabriel Rebollo. En consecuencia con esa nueva perspectiva, aceptaron el edificio que recibieron, sustituyendo la búsqueda de aquella página original por la aceptación de cada una de las páginas de su historia y el respeto a las técnicas constructivas del pasado. La búsqueda de soluciones específicas desde el propio objeto arquitectónico significó la renovada atención a la potente estructura formal-constructiva como origen de toda reflexión. Considerar la Mezquita-Catedral en primer lugar como Arquitectura implicaba la atención a todo tipo de factores además de los históricos, como medio para preservar su autenticidad. Esta tesis pretende demostrar que la práctica de la restauración realizada en la Mezquita-Catedral a lo largo del siglo XX ha evolucionado desde la búsqueda de lo original hasta la búsqueda de lo auténtico, como reflejo de una visión basada en lo arqueológico frente a una renovada visión arquitectónica más completa, que incluye a la anterior. La consideración de la intervención en este edificio como otra página más de su historia y no como la última, significa la reedición de un mecanismo recurrente en la vida del edificio y un nuevo impulso en ese proceso de continua transformación. ABSTRACT The Mosque-Cathedral of Cordoba is a living building. A building transformed by men of different races, cultures and religions during more than 1.200 years old and that, nevertheless, it has continued to be in use all days in that long life. Thus, the building shows to the visitor as a complex architectural object, the result of continuous transformation. This transformation capacity of the buildings is inherent in their own architectural condition, it’s not an exclusive fact of the Mosque-Cathedral. However, in this building that transformation happens with a great intensity, without losing their authenticity. Traditionally, buildings have been adapted to the new requirements of times in a process that looked for laws or principles in order to guide the intervention. Thus, both the successive enlargements of the Mosque of Abd al-Rahman and Christian interventions must assume the preexistence as a working material. So, the architects of the caliph al-Hakam II spoke to their predecessors, complexing the receiving space, as well as Hernan Ruiz got a new organism as result the introduction of his luminous architecture into hispanic-muslim weft. The nineteenth century confirmed the desire to discover the traces of a glorious past that Baroque intervention had silenced, under a uniform space treatment. Exactly two centuries ago, the recovery of these traces meant the start of the last major phase in the transformation of the building: the restoration. The building was considered subject to conserve and since then, efforts focused on the recovery of latent Umayyad architecture. Thus, the practice of restoration as a discipline was absolutely influenced by Archaeology as the only source of knowledge. Interventions were seeking the original as the way to recover that past in a space and formal way, concentrating on essential sites of the building. The statement as a national monument in 1882 prompted the State take charge of its maintenance and preservation, replacing to the nineteenth century Bishops and Cabildos, which had a very advanced understanding for that time. The arrival of the architect Velazquez Bosco in the last decades of the nineteenth century involved a momentous change in the history of the building, since he received a building with significant damage and he achieved the foundations of the building that we can see today. Efforts to a material and space recover returned the Mosque-Cathedral to its original image, accurately reproducing the models found in archaeological explorations. The arrival of Antonio Florez after Velazquez’s death involved the translation of discipline debate, which was developed in the first two decades of the twentieth century. Florez tried a new understanding of the intervention, considering conservation as a priority action. In 1926, the State reformed the way in which heritage was attended, creating a zones system with a few architects in charge of them. The existence of a new legislative framework, underpinned this new conservative vision, supported by the Athens Charter of 1931. This scientific restoration model fleeing from intervention in style and it appreciated the need to intervene in the most concise way, with a distinct language based on the data offered by Archaeology. Therefore, it continued with the appraisement of the building as a historical document, seeking in this case a differentiated image of intervention, against Velazquez mimetic attitude. It is remarkable the way in which the historian Manuel Gomez-Moreno influenced several generations of architects, archaeologists and historians, both in the scientific understanding of the restoration and the administrative structure. The work of Jose Maria Rodriguez Cano first and then Felix Hernandez was theoretically influenced by the Gomez-Moreno’s method, although in many respects their work did not represent a great difference to Velazquez Bosco. The search of the original returned to recur, but the economic charge of maintaining such a large building led to the non-realization of many of the most ambitious projects. This obsessive search for the original image of the building had its last and anachronistic stage with the intervention of the Department of Architecture at 70’s. However, the exhaustion of the scientific model had already led to a new scenario at European level, which crystallized in the Venice Charter of 1964 and a new definition of the object to be preserved beyond the value as a historical document. This new theoretical position had its translation to Spanish restaurateur model in the last quarter of the twentieth century, coinciding with the Transition. The architect Dionisio Hernandez Gil defended a different interpretation from archaeologists and historians, that had prevailed throughout the century. According to Hernandez Gil, the problems of intervention should focus primarily as architectural issues, abandoning the idea that they could only be determined by specialist. This theoretical conviction was defended from the new administration and led to the use of particularized criteria, from a multifocal analysis of each situation. And this change had its translation to the Mosque with the practice of Gabriel Ruiz Cabrero and Gabriel Rebollo. Consistent with this new perspective, they accepted the receiving building, replacing the search on original page for acceptance of all historical pages and respecting the constructive techniques of the past. The search for specific solutions from the architectural object meant the renewed attention to the powerful formal-constructive structure as the origin of all thought. Consider the Mosque-Cathedral as Architecture, involved the attention to all kinds of factors in addition to the historical, as a means to preserve its authenticity. This thesis aims to demonstrate that the practice of restoration in the Mosque-Cathedral throughout the twentieth century has evolved from the search of the original to the search for the authentic, reflecting a vision based on the archaeological against a renewed more complete architectural vision, including the above. Consideration of intervention in this building as another page in its history and not the last one, means the reissue of an own mechanism and a new impetus in that continuous transformation process.

Banking crises and government intervention

Intervention has taken different forms in different countries and periods of time. Moreover, recent episodes showed that in front of an imminent crisis, the promise of no interventions made by governments is barely credible. In this paper we address the problem of resolving banking crises from the government perspective, taking into account the fact that preventing banking crises is crucial for the government. In addition, we introduce the moral hazard problem, inherent in the banking system, and consider the interaction between regulation, policy measures and banks’ behavior. To the best of our knowledge, this is the first paper that compares different policy plans to resolve banking crises in an environment where insufficiently capitalized banks have incentives to take risk, and the government has to decide whether to provide public services or impede crises. We show that when individuals highly value public services then the best policy in terms of welfare is to apply the tax on early withdrawals, as the government can transfer those taxes to the whole population by investing in public services (although at some cost). Conversely, when individuals assign a low value to consuming public services, recapitalization is the dominant policy. Finally, when the probability of a crisis is sufficiently high, capital requirements should be used

Structural requirements for 5-HT2A and 5-HT1A serotonin receptor potentiation by the biologically active lipid oleamide

Oleamide is an endogenous fatty acid primary amide that possesses sleep-inducing properties in animals and that has been shown to effect serotonergic receptor responses and block gap junction communication. Herein, the potentiation of the 5-HT1A receptor response is disclosed, and a study of the structural features of oleamide required for potentiation of the 5-HT2A and 5-HT1A response to serotonin (5-HT) is described. Of the naturally occurring fatty acids, the primary amide of oleic acid (oleamide) is the most effective at potentiating the 5-HT2A receptor response. The structural features required for activity were found to be highly selective. The presence, position, and stereochemistry of the Δ9-cis double bond is required, and even subtle structural variations reduce or eliminate activity. Secondary or tertiary amides may replace the primary amide but follow a well defined relationship requiring small amide substituents, suggesting that the carboxamide serves as a hydrogen bond acceptor but not donor. Alternative modifications at the carboxamide as well as modifications of the methyl terminus or the hydrocarbon region spanning the carboxamide and double bond typically eliminate activity. A less extensive study of the 5-HT1A potentiation revealed that it is more tolerant and accommodates a wider range of structural modifications. An interesting set of analogs was identified that inhibit rather than potentiate the 5-HT2A, but not the 5-HT1A, receptor response, further suggesting that such analogs may permit the selective modulation of serotonin receptor subtypes and even have opposing effects on the different subtypes.

Full Bridge MMC Converter Optimal Design to HVDC Operational Requirements

This project is funded by RTE, Paris, France

Requirements for heme and thiols for the nonenzymatic modification of nitrotyrosine

Peroxynitrite-dependent formation of nitrotyrosine has been associated with inactivation of various enzymes and proteins possessing functionally important tyrosines. We have previously reported an enzymatic activity modifying the nitrotyrosine residues in nitrated proteins. Here we are describing a nonenzymatic reduction of nitrotyrosine to aminotyrosine, which depends on heme and thiols. Various heme-containing proteins can mediate the reaction, although the reaction also is catalyzed by heme. The reaction is most effective when vicinal thiols are used as reducing agents, although ascorbic acid also can replace thiols with lesser efficiency. The reaction could be inhibited by (z)-1-[2-(2-aminoethyl)-N-(2-ammonioethyl)amino]diazen-1-ium-1, but not other tested NO donors. HPLC with electrochemical detection analysis of the reaction identified aminotyrosine as the only reaction product. The reduction of nitrotyrosine was most effective at a pH close to physiological and was markedly decreased in acidic conditions. Various nitrophenol compounds also were modified in this reaction. Understanding the mechanism of this reaction could help define the enzymatic modification of nitrotyrosine-containing proteins. Furthermore, this also could assist in understanding the role of nitrotyrosine formation and reversal in the regulation of various proteins containing nitrotyrosine. It also could help define the role of nitric oxide and other reactive species in various disease states.

From calcium blips to calcium puffs: Theoretical analysis of the requirements for interchannel communication

In the cytoplasm of cells of different types, discrete clusters of inositol 1,4,5-trisphosphate-sensitive Ca2+ channels generate Ca2+ signals of graded size, ranging from blips, which involve the opening of only one channel, to moderately larger puffs, which result from the concerted opening of a few channels in the same cluster. These channel clusters are of unknown size or geometrical characteristics. The aim of this study was to estimate the number of channels and the interchannel distance within such a cluster. Because these characteristics are not attainable experimentally, we performed computer stochastic simulations of Ca2+ release events. We conclude that, to ensure efficient interchannel communication, as experimentally observed, a typical cluster should contain two or three tens of inositol 1,4,5-trisphosphate-sensitive Ca2+ channels in close contact.

The prion model for [URE3] of yeast: Spontaneous generation and requirements for propagation

The genetic properties of the non-Mendelian element, [URE3], suggest that it is a prion (infectious protein) form of Ure2p, a mediator of nitrogen regulation in Saccharomyces cerevisiae. Into a ure2Δ strain (necessarily lacking [URE3]), we introduced a plasmid overproducing Ure2p. This induced the frequent “spontaneous generation” of [URE3], with properties identical to the original [URE3]. Altering the translational frame only in the prion-inducing domain of URE2 shows that it is Ure2 protein (and not URE2 RNA) that induces appearance of [URE3]. The proteinase K-resistance of Ure2p is unique to [URE3] strains and is not seen in nitrogen regulation of normal strains. The prion-inducing domain of Ure2p (residues 1–65) can propagate [URE3] in the absence of the C-terminal part of the molecule. In contrast, the C-terminal part of Ure2p cannot be converted to the prion (inactive) form without the prion-inducing domain covalently attached. These experiments support the prion model for [URE3] and extend our understanding of its propagation.

Different Tyrosine Autophosphorylation Requirements in Fibroblast Growth Factor Receptor-1 Mediate Urokinase-Type Plasminogen Activator Induction and Mitogenesis

Among the seven tyrosine autophosphorylation sites identified in the intracellular domain of tyrosine kinase fibroblast growth factor receptor-1 (FGFR1), five of them are dispensable for FGFR1-mediated mitogenic signaling. The possibility of dissociating the mitogenic activity of basic FGF (FGF2) from its urokinase-type plasminogen activator (uPA)-inducing capacity both at pharmacological and structural levels prompted us to evaluate the role of these autophosphorylation sites in transducing FGF2-mediated uPA upregulation. To this purpose, L6 myoblasts transfected with either wild-type (wt) or various FGFR1 mutants were evaluated for the capacity to upregulate uPA production by FGF2. uPA was induced in cells transfected with wt-FGFR1, FGFR1-Y463F, -Y585F, -Y730F, -Y766F, or -Y583/585F mutants. In contrast, uPA upregulation was prevented in L6 cells transfected with FGFR1-Y463/583/585/730F mutant (FGFR1–4F) or with FGFR1-Y463/583/585/730/766F mutant (FGFR1–5F) that retained instead a full mitogenic response to FGF2; however, preservation of residue Y730 in FGFR1-Y463/583/585F mutant (FGFR1–3F) and FGFR1-Y463/583/585/766F mutant (FGFR1–4Fbis) allows the receptor to transduce uPA upregulation. Wild-type FGFR1, FGFR1–3F, and FGFR1–4F similarly bind to a 90-kDa tyrosine-phosphorylated protein and activate Shc, extracellular signal-regulated kinase (ERK)2, and JunD after stimulation with FGF2. These data, together with the capacity of the ERK kinase inhibitor PD 098059 to prevent ERK2 activation and uPA upregulation in wt-FGFR1 cells, suggest that signaling through the Ras/Raf-1/ERK kinase/ERK/JunD pathway is necessary but not sufficient for uPA induction in L6 transfectants. Accordingly, FGF2 was able to stimulate ERK1/2 phosphorylation and cell proliferation, but not uPA upregulation, in L6 cells transfected with the FGFR1-Y463/730F mutant, whereas the FGFR1-Y583/585/730F mutant was fully active. We conclude that different tyrosine autophosphorylation requirements in FGFR1 mediate cell proliferation and uPA upregulation induced by FGF2 in L6 cells. In particular, phosphorylation of either Y463 or Y730, dispensable for mitogenic signaling, represents an absolute requirement for FGF2-mediated uPA induction.

New Alleles of the Yeast MPS1 Gene Reveal Multiple Requirements in Spindle Pole Body Duplication

In Saccharomyces cerevisiae, the Mps1p protein kinase is critical for both spindle pole body (SPB) duplication and the mitotic spindle assembly checkpoint. The mps1–1 mutation causes failure early in SPB duplication, and because the spindle assembly checkpoint is also compromised, mps1–1 cells proceed with a monopolar mitosis and rapidly lose viability. Here we report the genetic and molecular characterization of mps1–1 and five new temperature-sensitive alleles of MPS1. Each of the six alleles contains a single point mutation in the region of the gene encoding the protein kinase domain. The mutations affect several residues conserved among protein kinases, most notably the invariant glutamate in subdomain III. In vivo and in vitro kinase activity of the six epitope-tagged mutant proteins varies widely. Only two display appreciable in vitro activity, and interestingly, this activity is not thermolabile under the assay conditions used. While five of the six alleles cause SPB duplication to fail early, yielding cells with a single SPB, mps1–737 cells proceed into SPB duplication and assemble a second SPB that is structurally defective. This phenotype, together with the observation of intragenic complementation between this unique allele and two others, suggests that Mps1p is required for multiple events in SPB duplication.

Amino Acid Sequence Requirements of the Transmembrane and Cytoplasmic Domains of Influenza Virus Hemagglutinin for Viable Membrane Fusion

The amino acid sequence requirements of the transmembrane (TM) domain and cytoplasmic tail (CT) of the hemagglutinin (HA) of influenza virus in membrane fusion have been investigated. Fusion properties of wild-type HA were compared with those of chimeras consisting of the ectodomain of HA and the TM domain and/or CT of polyimmunoglobulin receptor, a nonviral integral membrane protein. The presence of a CT was not required for fusion. But when a TM domain and CT were present, fusion activity was greater when they were derived from the same protein than derived from different proteins. In fact, the chimera with a TM domain of HA and truncated CT of polyimmunoglobulin receptor did not support full fusion, indicating that the two regions are not functionally independent. Despite the fact that there is wide latitude in the sequence of the TM domain that supports fusion, a point mutation of a semiconserved residue within the TM domain of HA inhibited fusion. The ability of a foreign TM domain to support fusion contradicts the hypothesis that a pore is composed solely of fusion proteins and supports the theory that the TM domain creates fusion pores after a stage of hemifusion has been achieved.