Inventario Digital de Cartografía Histórica de Álava

A través de este inventario se pretende facilitar la información y el acceso de los investigadores a la documentación cartográfica antigua de cualquier parte del territorio histórico alavés.

Política digital : os parlamentares brasileiros e as mídias sociais

Analisa como os deputados federais e senadores brasileiros utilizam as ferramentas da internet para sua comunicação e ação políticas, combinando o uso de sites e especialmente as mídias sociais.

Vigilancia digital

En esta memoria se presenta un Proyecto Final de Carrera de Ingeniería Informática para la Universidad del País Vasco - Euskal Herriko Unibertsitatea, proyecto que ha sido llevado a cabo en las empresas PCI Security Doctors y S21sec. El objetivo de este proyecto ha sido establecer las bases que envuelven la Vigilancia Digital desde la fase de diseño hasta la implantación de una plataforma para llevar a cabo esta actividad. Al mismo tiempo, se ha realizado un estudio sobre la legislación aplicable a esta disciplina y se ha estudiado la viabilidad de monitorizar nuevas fuentes de información. La parte más importante del proyecto ha girado en torno a la plataforma de Vigilancia Digital desarrollada por S21sec IRATI con la que se ha trabajado durante gran parte del proceso.

Electrical and optical interconnects for high-performance computing

Technology scaling has enabled drastic growth in the computational and storage capacity of integrated circuits (ICs). This constant growth drives an increasing demand for high-bandwidth communication between and within ICs. In this dissertation we focus on low-power solutions that address this demand. We divide communication links into three subcategories depending on the communication distance. Each category has a different set of challenges and requirements and is affected by CMOS technology scaling in a different manner. We start with short-range chip-to-chip links for board-level communication. Next we will discuss board-to-board links, which demand a longer communication range. Finally on-chip links with communication ranges of a few millimeters are discussed.

Electrical signaling is a natural choice for chip-to-chip communication due to efficient integration and low cost. IO data rates have increased to the point where electrical signaling is now limited by the channel bandwidth. In order to achieve multi-Gb/s data rates, complex designs that equalize the channel are necessary. In addition, a high level of parallelism is central to sustaining bandwidth growth. Decision feedback equalization (DFE) is one of the most commonly employed techniques to overcome the limited bandwidth problem of the electrical channels. A linear and low-power summer is the central block of a DFE. Conventional approaches employ current-mode techniques to implement the summer, which require high power consumption. In order to achieve low-power operation we propose performing the summation in the charge domain. This approach enables a low-power and compact realization of the DFE as well as crosstalk cancellation. A prototype receiver was fabricated in 45nm SOI CMOS to validate the functionality of the proposed technique and was tested over channels with different levels of loss and coupling. Measurement results show that the receiver can equalize channels with maximum 21dB loss while consuming about 7.5mW from a 1.2V supply. We also introduce a compact, low-power transmitter employing passive equalization. The efficacy of the proposed technique is demonstrated through implementation of a prototype in 65nm CMOS. The design achieves up to 20Gb/s data rate while consuming less than 10mW.

An alternative to electrical signaling is to employ optical signaling for chip-to-chip interconnections, which offers low channel loss and cross-talk while providing high communication bandwidth. In this work we demonstrate the possibility of building compact and low-power optical receivers. A novel RC front-end is proposed that combines dynamic offset modulation and double-sampling techniques to eliminate the need for a short time constant at the input of the receiver. Unlike conventional designs, this receiver does not require a high-gain stage that runs at the data rate, making it suitable for low-power implementations. In addition, it allows time-division multiplexing to support very high data rates. A prototype was implemented in 65nm CMOS and achieved up to 24Gb/s with less than 0.4pJ/b power efficiency per channel. As the proposed design mainly employs digital blocks, it benefits greatly from technology scaling in terms of power and area saving.

As the technology scales, the number of transistors on the chip grows. This necessitates a corresponding increase in the bandwidth of the on-chip wires. In this dissertation, we take a close look at wire scaling and investigate its effect on wire performance metrics. We explore a novel on-chip communication link based on a double-sampling architecture and dynamic offset modulation technique that enables low power consumption and high data rates while achieving high bandwidth density in 28nm CMOS technology. The functionality of the link is demonstrated using different length minimum-pitch on-chip wires. Measurement results show that the link achieves up to 20Gb/s of data rate (12.5Gb/s/$\mu$m) with better than 136fJ/b of power efficiency.

Adesão dos cimentos Epiphany SE e iRoot SP: Resistência à tração e mapeamento dentinário por microscopia digital

O objetivo deste estudo foi avaliar o efeito da microestrutura dentinária na adesão de cimentos endodônticos modernos através: do desenvolvimento de uma metodologia para caracterizar microestruturalmente a dentina; da avaliação da resistência de união (através de ensaios de tração) dos cimentos endodônticos Epiphany SE, iRoot SP e AH Plus; da correlação dos dados obtidos da caracterização da microestrutura dentinária e dos ensaios de tração. Trinta terceiros molares inclusos, recém extraídos, foram embutidos em resina epóxi e seccionados 0,5mm abaixo da junção esmalte-dentina. Doze amostras foram eliminadas durante à preparação metalográfica devido à exposição da câmara pulpar. De cada dente, uma área de análise (AA) com 3,25 mm de diâmetro foi mapeada utilizando técnicas de microscopia ótica digital para: captura de ~400 imagens formando um mosaico; análise digital de imagens, obtendo os resultados de quantidade de túbulos (QT) e de fração de área de túbulos (FAT) do mosaico; conversão da imagem do mosaico em um mapa colorido em que as cores estão diretamente relacionadas à densidade de área tubular. As dezoito amostras restantes foram divididas em 3 grupos (N=6), de acordo com o cimento utilizado, para confecção dos corpos de prova para os ensaios de tração. Os valores de da resistência de união (RU) obtidos foram analisados estatisticamente com teste não-pareado t com correção de Welch e pelo teste F para comparar variâncias Os dados de FAT e de QT foram submetidos ao teste de D'Agostino & Pearson revelando-se não normais (P>0,05), o que indica grande variabilidade da amostragem. O cimento Epiphany SE apresentou uma resistência de união significativamente menor que o cimento AH Plus (P <0,05). Os corpos de prova do iRoot SP falharam prematuramente e não foram analisados. A aplicação do teste r de Spearman não demonstrou correlação significativa entre FAT e RU (P>0,05). O MEV de pressão variável foi utilizado para avaliar qualitativamente a superfície de fratura após os ensaios de tração. A análise revelou um padrão de fratura mista para o AH Plus e o Epiphany SE, além de diferenças no tamanho e na forma das partículas desses cimentos, o que pode influenciar no comportamento mecânico. Dentro da amostragem realizada, não se encontrou correlação significativa entre microestrutura dentinária e a resistência de união.

Reloj basado en señales GPS con corrección digital para PTP-Master

[ES]este proyecto trata sobre el desarrollo de un core en una FPGA para conseguir, gracias a un módulo GPS, una referencia temporal precisa, necesaria para un equipo PTP master (IEEE-1588), a bajo coste y con calidad Grand Master.