Application and modeling of GaN FET in 1MHz large signal bandwidth power supply for radio frequency power amplifier

In this paper, implementation and testing of non- commercial GaN HEMT in a simple buck converter for envelope amplifier in ET and EER transmission techn iques has been done. Comparing to the prototypes with commercially available EPC1014 and 1015 GaN HEMTs, experimentally demonstrated power supply provided better thermal management and increased the switching frequency up to 25MHz. 64QAM signal with 1MHz of large signal bandw idth and 10.5dB of Peak to Average Power Ratio was gener ated, using the switching frequency of 20MHz. The obtaine defficiency was 38% including the driving circuit an d the total losses breakdown showed that switching power losses in the HEMT are the dominant ones. In addition to this, some basic physical modeling has been done, in order to provide an insight on the correlation between the electrical characteristics of the GaN HEMT and physical design parameters. This is the first step in the optimization of the HEMT design for this particular application.

Wireless Sensor Network Solution for Sustainable Food Production

Environmental monitoring has become a key aspect in food production over the last few years. Due to their low cost, low power consumption and flexibility, Wireless Sensor Networks (WSNs) have turned up as a very convenient tool to be used in these environments where no intrusion is a must. In this work, a WSN application in a food factory is presented. The paper gives an overview of the system set up, covering from the initial study of the parameters and sensors, to the hardware-software design and development needed for the final tests in the factory facilities.

Arquitectura de Radios Wake-up para redes de sensores inalámbricas basada en FPGA

En este artículo se muestra la implementación de una Wake-up radio para nodos de redes de sensores inalámbricas basada en FPGAS de ultra bajo consumo. El objetivo principal es evaluar la utilización de dispositivos de lógica programable para realizar el procesamiento de los mensajes y explotar su velocidad de, flexibilidad y bajo consumo comparado con las implementaciones más tradicionales basadas en ASIC o microcontroladores.

3-Phase Rectifier System with very demanding dynamic load: Architecture analysis and control strategy

A distributed power architecture for aerospace application with very restrictive specifications is analyzed. Parameters as volume, weight and losses are analyzed for the considered power architectures. In order to protect the 3 phase generator against high load steps, an intermediate bus (based in a high capacitance) to provide energy to the loads during the high load steps is included. Prototypes of the selected architecture for the rectifier and EMI filter are built and the energy control is validated.

Improvement of the Dynamic Performance of a Multiphase Current Controlled Buck Converter using an Auxiliary Synchronous Buck Converter as an Additional Energy Path

This work is related to the output impedance improvement of a Multiphase Buck converter with Peak Current Mode Control (PCMC) by means of introducing an additional power path that virtually increases the output capacitance during transients. Various solutions that can be employed to improve the dynamic behavior of the converter system exist, but nearly all solutions are developed for a Single Phase Buck converter with Voltage Mode Control (VMC), while in the VRM applications, due to the high currents, the system is usually implemented as a Multiphase Buck Converter with Current Mode Control. The additional energy path, as presented here, is introduced with the Output Impedance Correction Circuit (OICC) based on the Controlled Current Source (CCS). The OICC is used to inject or extract a current n-1 times larger than the output capacitor current, thus virtually increasing n times the value of the output capacitance during the transients. Furthermore, this work extends the OICC concept to a Multiphase Buck Converter system while comparing proposed solution with the system that has n times bigger output capacitor. In addition, the OICC is implemented as a Synchronous Buck Converter with PCMC, thus reducing its influence on the system efficiency.

Convertidor Cc-Cc Reductor Síncrono con Red de Cancelación de Rizado para un Amplificador de Envolvente de Alto Ancho de Banda y Alto Rendimiento

En este artículo se presenta un convertidor CC-CC de una etapa para un amplificador de envolvente de alto rendimiento y alto ancho de banda. Se ha aplicado la técnica de cancelación de rizado a un convertidor reductor síncrono para cancelar el rizado de corriente de salida y así poder disminuir la frecuencia de conmutación sin una reducción en el ancho de banda de gran señal. Se ha modelado el convertidor reductor con red de cancelación de rizado y se detalla el nuevo diseño del mismo, presentándose las ventajas del diseño propuesto así como la validación experimental. La función de transferencia del filtro de salida del convertidor reductor con red de cancelación de rizado se ha modelado y comparado con medidas experimentales, mostrando una buena correspondencia. Se ha validado experimentalmente el diseño propuesto para una frecuencia de conmutación de 4MHz para tensión de salida continua y con una referencia inusoidal. Asimismo, se incluye una validación experimental adicional, donde se compara el rendimiento de esta solución con el del diseño equivalente (mismo ancho de banda y rizado de tensión de salida) del convertidor reductor síncrono convencional.

Analysis and validation of a multiple output series resonant converter

In this paper a novel bidirectional multiple port dc/dc transformer topology is presented. The novel concept for dc/dc transformer is based on the Series Resonant Converter (SRC) topology operated at its resonant frequency point. This allows for higher switching frequency to be adopted and enables high efficiency/high power density operation. The feasibility of the proposed concept is verified on a 300W, 700 kHz three port prototype with 390V input voltage and 48V and 12V output voltages. A peak overall efficiency of 93% is measured at full load. A very good load and cross regulation characteristic of the converter is observed in the whole load range, from full load to open circuit. The sensitivity analysis of the resonant capacitance is also performed showing very slight deterioration in the converter performances when a resonant capacitor is changed ±30% of its nominal value.

Fuente de Alimentación para los Imanes Superconductores del Acelerador de Partículas Europeo XFEL

En este artículo se presenta la fuente de alimentación que se está diseñando para alimentar los imanes superconductores del acelerador de partículas europeo XFEL que se está construyendo en Hamburgo, cuyas características le hacen el más avanzado del mundo. Un imán superconductor es una carga muy inductiva que debe ser controlada en corriente y que presenta una caída de tensión muy baja cuando está en modo superconductor. La fuente debe ser capaz de alimentar esta carga con una alta fiabilidad e incorporar varias protecciones que protejan esta carga tan especial.

Systematic Method to Assess Small-Signal Stability of DC-Distributed Power-System-Architecture

The objective of this paper is to present a simplified method to analyze small-signal stability of a power system and provide performance metrics for stability assessment of a given power-system-architecture. The stability margins are stated utilizing a concept of maximum peak criteria (MPC), derived from the behavior of an impedance-based sensitivity function that provides a single number to state the robustness of the stability of a well-defined minor-loop gain. For each minor-loop gain, defined at every system interface, the robustness of the stability is provided as a maximum value of the corresponding sensitivity function. Typically power systems comprise of various interfaces and, therefore, in order to compare different architecture solutions in terms of stability, a single number providing an overall measure of the whole system stability is required. The selected figure of merit is geometric average of each maximum peak value within the system, combined with the worst case value of system interfaces.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Caracterización y mejora de equipo para hipertermia magnética

El presente Trabajo de Fin de Grado es fruto de la colaboración en una investigación sobre la hipertermia magnética entre el Centro de Electrónica Industrial de la ETSII UPM (CEI) y el Centro de Tecnología Biomédica UPM (CTB). La hipertermia magnética es un tratamiento contra el cáncer que se encuentra en fase de desarrollo en distintos lugares alrededor del mundo. Se trata de una terapia que consiste en elevar la temperatura de las células cancerígenas hasta valores de entre 42 y 46ºC con el fin de destruirlas. Esto es posible pues por lo general, las células cancerígenas presentan una mayor sensibilidad ante efectos de hipertermia que el resto de células, por lo que una vez alcanzada la temperatura deseada se destruirían las células anómalas y las sanas quedarían intactas. Si se induce al paciente fiebre hasta los 39 ºC, tan sólo sería necesario alcanzar incrementos de temperatura de 3 o 4ºC para que el tratamiento tuviera éxito. El calentamiento se produce gracias al movimiento de nanopartículas magnéticas (NPMs) situadas en dichas células mediante técnicas médicas ya estudiadas. A su vez este movimiento se da gracias a la aplicación de un campo magnético sobre las NPMs. El equipo electrónico del que se dispone en esta investigación y que genera el campo magnético, está constituido esencialmente por un inversor de potencia en puente completo con carga inductiva, una placa de control y una fuente de tensión continua. A lo largo de este trabajo se abordarán y estudiarán varias cuestiones en línea con la continuidad de la investigación en este tratamiento y en aspectos de la misma como el estudio del equipo disponible y su mejora. En primer lugar se lleva a cabo un estudio de caracterización térmica del equipo del que se dispone, con el objetivo de conocer los parámetros de los que depende su funcionamiento y que permitirán verificar y dar consistencia a los resultados de los posteriores ensayos que con él se harán. Así mismo se realiza una fase de ensayos con el objetivo de optimizar el equipo, determinando cuales son los parámetros más relevantes y los valores de los mismos, que llevan al equipo a su máximo rendimiento en términos de incrementos de temperatura de las NPMs y por tanto hacia el éxito de la terapia. Tras la caracterización y optimización del equipo de hipertermia, se diseña una nueva fase de ensayos que tiene como fin la comparación de los resultados experimentales con el modelo físico teórico de calentamiento de las NPMs. Además se busca la comprobación de ciertas hipótesis extraídas de los mismos resultados experimentales, como la influencia de la forma de onda de la señal excitadora en el incremento de temperatura. Finalmente y con el fin de mejorar el rendimiento del equipo, se elabora un conjunto de posibles geometrías para la carga inductiva que incluya un núcleo de hierro, pues hasta el momento la bobina de la que se disponía tenía núcleo de aire. Se simulan las nuevas geometrías de la bobina con núcleo de hierro y se estudia cómo influyen los cambios en el campo magnético. Los avances en la investigación llevados a cabo en este Trabajo de Fin de Grado han permitido dar un paso más en el rendimiento, la fiabilidad de resultados y la mejora del equipo de hipertermia magnética, abriendo las puertas a ensayos in vitro y posteriormente in vivo para una terapia que podría estar más cerca de dar tratamiento eficaz a una de las enfermedades más implacables de nuestro tiempo.

Análisis, simulación y pruebas de un convertidor DC/DC para aplicaciones aeronáuticas

En la actualidad se está desarrollando la electrónica para el diseño de sistemas de conversión de potencia de alta frecuencia, que reduce notablemente el peso y el ruido de los dispositivos convertidores y aumenta a su vez la densidad de potencia sin afectar negativamente al rendimiento, coste o fiabilidad de dichos dispositivos. La disciplina que se encarga de investigar y crear estos sistemas es la electrónica de potencia. Este documento recoge la metodología empleada para el diseño, análisis y simulación de un convertidor DC/DC de 10 kW de aplicación aeronáutica. Este dispositivo forma parte de un proyecto en el que colaboran el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI - UPM) y las empresas Indra y Airbus. Su objetivo es el diseño y construcción de un rectificador trifásico que proporcione una salida continua de 28 V y 10 kW de potencia. Durante su aplicación final, se dispondrá de dos dispositivos idénticos al diseñado en este proyecto, aportando cada uno de ellos 5 kW, sin embargo, debido a la importancia en seguridad en las aplicaciones aeronáuticas, cada rectificador debe ser capaz de aportar 10 kW de potencia en caso de fallo en uno de ellos. En primer lugar, este trabajo explica el diseño elegido para dicho convertidor, que sigue una topología Dual Active Bridge (DAB), en creciente interés para el desarrollo de dispositivos de potencia en alta frecuencia por sus mejoras en eficiencia y densidad de potencia. Esta topología consiste en dos puentes completos de dispositivos de conmutación, en este caso MOSFET, con un transformador entre medias diseñado para proporcionar la tensión de salida deseada. La topología ha sido modificada para satisfacer especificaciones del proyecto y cumplir las expectativas del diseño preliminar, que se centra en la transición suave de corriente en el transformador, siendo clave el diseño de un filtro resonante en serie con el transformador que proporciona una corriente senoidal con valor nulo en los instantes de conmutación de los MOSFET. Una vez introducida la topología, el siguiente capítulo se centra en el procedimiento de selección de componentes internos del convertidor: destacando el análisis de condensadores y MOSFET. Para su selección, se han estudiado las exigencias eléctricas en los puntos en los que estarán instalados, conociendo así las tensiones y corrientes que deberán soportar. Para asegurar un diseño seguro, los componentes han sido seleccionados de forma que durante su funcionamiento se les exija como máximo el 70% de sus capacidades eléctricas y físicas. Además, a partir de los datos aportados por los fabricantes ha sido posible estimar las pérdidas durante su funcionamiento. Este proyecto tiene un enfoque de aplicación aeronáutica, lo que exige un diseño robusto y seguro, que debe garantizar una detección rápida de fallos, de modo que sea capaz de aislar la anomalía de forma eficaz y no se propague a otros componentes del dispositivo. Para asegurarlo, se ha realizado la selección de sensores de tensión y corriente, que permiten la detección de fallos y la monitorización del convertidor. Al final de este apartado se muestra el esquema de alimentación, se analiza el consumo de los MOSFET y los sensores y se recopilan las pérdidas estimadas por los componentes internos del convertidor. Una vez terminado el diseño y selección de componentes, se muestran las simulaciones realizadas para prever el comportamiento del convertidor. Se presenta el modelo construido y las modificaciones instaladas para las diferentes simulaciones. Se destacan el diseño del regulador que introduce la entrada de corriente del convertidor para analizar su arranque, la construcción de una máquina de estados para analizar la detección de tensiones y corrientes fuera del intervalo correspondiente del correcto funcionamiento, y el modelo de MOSFET para simular los fallos posibles en estos dispositivos. También se analiza la influencia de la oscilación de la carga en los valores de tensión y en la resonancia del convertidor. Tras la simulación del equipo se describen las pruebas realizadas en los componentes magnéticos construidos dentro del periodo de elaboración de este trabajo: el transformador y la bobina externa, diseñada para mejorar el filtro resonante. La etapa final de este trabajo se ha centrado en la elaboración de un código de generación de señales PWM que controlen el funcionamiento de los MOSFET. Para esto se ha programado una tarjeta de control del procesador digital de señales (DSP)Delfino (TMS320F28335) instalado en una placa de experimentación (TMS320C2000), desarrollado por la empresa Texas Instruments, que facilita el acceso a los terminales GPIO y ADC del DSP durante el desarrollo del código, anexo a este documento.

Análisis e implementación de estrategias de rutado dinámico basado en CTP para redes de sensores inalámbricas multi-salto

Una red de sensores inalámbrica es un conjunto de dispositivos electrónicos que se comunican entre sí sin la necesidad de una infraestructura, recogiendo información del entorno en el que han sido desplegados, procesándola y transmitiéndola hasta una estación base mediante saltos sucesivos entre los nodos de la red (multi-salto). Durante las dos últimas décadas, este campo ha sido muy desarrollado en la comunidad científica, debido a las ventajas que ofrece el despliegue de una red inalámbrica en un entorno con el fin de estudiarlo y/o controlarlo. La ausencia de una infraestructura, junto con el reducido tamaño de los nodos, permite este estudio sin que dicho entorno se vea significativamente afectado por factores externos como pueda ser la presencia humana, permitiendo además aumentar el número de nodos que componen la red o cambiar la posición de algunos de ellos sin que sea necesario reconfigurarla manualmente. El principal reto que presentan las redes de sensores inalámbricas es su autonomía. En general, se requiere que un nodo tenga la capacidad de funcionar durante largos períodos de tiempo (varios meses o incluso un año) antes de que su batería se agote. Esto hace de la gestión del consumo energético un aspecto crítico en el diseño de la red y sus nodos. En el presente trabajo se busca optimizar este consumo mediante la gestión del proceso de comunicación y enrutamiento de la red. Con este fin, se implementa el protocolo CTP (Collection Tree Protocol) en la plataforma Cookies desarrollada en el Centro de Electrónica Industrial (CEI) de la UPM. CTP es un protocolo de rutado centrado en los datos, que utiliza una topología en árbol, con el nodo coordinador o estación base como raíz del mismo, para la transmisión de la información desde los sensores hasta la estación base. Además, no utiliza direcciones predeterminadas, dotando a la red de la flexibilidad requerida para hacer frente a inconsistencias y/o variaciones en la densidad y tamaño de la red. La ruta escogida se basa en un gradiente de rutado decreciente, ETX (Expected Transmission Count), que representa la calidad de la conexión entre un nodo y su nodo padre. Este gradiente de enrutamiento se obtiene mediante una conversión directa a partir del LQI (Link Quality Indication) definido por el estándar IEEE 802.15.4. Esta conversión directa supone una aproximación utilizando valores umbral del LQI. Un nodo escogerá el siguiente salto que realizará el paquete a enviar seleccionando de entre sus vecinos a aquél que tenga el menor ETX, evitando de esta forma la aparición de bucles. Otro de los aspectos que supone un gran consumo es el proceso de mantenimiento de la estructura de la red, pues requiere el envío periódico de señales de control o beacons a lo largo de toda la red. El protocolo CTP aprovecha el algoritmo de goteo (Trickle Algorithm), para gestionar el mantenimiento: durante la formación de la red y cuando se detecte alguna inconsistencia, se incrementa la frecuencia de emisión de los beacons, permitiendo así una rápida propagación de las señales de control para crear o reparar las conexiones entre los nodos. En cambio, cuando la topología de la red es estable, esta frecuencia de emisión se reduce significativamente, limitándose a asegurar que la topología se mantiene estable y favoreciendo así el ahorro de energía.

Wireless Power Transfer: Control para máxima transferencia de potencia con enlace resonante inductivo

Este trabajo forma parte del proyecto “Health aware enhanced range wireless power transfer systems”, conocido por el acrónimo de ETHER. Los grupos investigadores que forman parte de ETHER involucran a dos instituciones, Universidad Politécnica de Cataluña (UPC) y Universidad Politécnica de Madrid (UPM). En este caso, el trabajo ha sido llevado a cabo en el marco del Centro de Electrónica Industrial(CEI) de la UPM. Además, este trabajo es el tercero en una sucesión de estudios realizados por el CEI con el objetivo de lograr implementar un sistema de carga inalámbrica en un marcapasos. Los trabajos previos al desarrollado son los realizados por Miguel Gifford y María Gonzalez. Otros trabajos del CEI han servido de guía. El principal objetivo de la aplicación, es evitar las operaciones que se llevan a cabo actualmente para la sustitución de la batería de los marcapasos implantados en pacientes. Este periodo de sustitución es del orden de cuatro años, lo que depende del tipo de marcapasos y las circunstancias en las que se vea envuelto el paciente. Se pretende lograr la carga del dispositivo causando la menor molestia posible al paciente sin afectar a su salud. El sistema de carga inalámrica o WPT1, está basado en inducción magnética resonante, conocida como RIC2. Esta tecnología se fundamenta en el uso de bobinas acopladas como elemento transmisor de energía. A su vez, la impedancia de estas bobinas, es compensada mediante el uso de condensadores, obteniendo circuitos resonantes. Mediante el uso de RIC se logran mejores características técnicas para la transmisión de energía en el rango medio. Esto permite salvar la distancia entre el elemento generador y la batería del marcapasos, incluso ante la existencia de tejido orgánico entre las dos bobinas. Se han considerado dos posibilidades de configuraci´on del sistema. Dos etapas: se dispone de dos bobinas, emisora y receptora. Esta configuración supone trabajar a altas frecuencias para conseguir transferencia de energías efectivas teniendo en cuenta las especificaciones del marcapasos. Tres etapas: se dispone de tres bobinas, emisora, intermedia y receptora. Se mejora el alcance, permitiendo trabajar a menores frecuencias, pero complicando el control y la implementación del sistema. Sin embargo, el foco de los esfuerzos invertidos en este trabajo, es el estudio del sistema de optimización que se introduce en las configuraciones anteriormente descritas. La optimización se centra en conseguir máxima transferencia de potencia, quedando relegado a un segundo plano el rendimiento. Esto se justifica por las características de la aplicación donde la principal limitación es la viabilidad del sistema. Asímismo, la viabilidad viene impuesta por la potencia que consume el marcapasos y la que es capaz de suministrar el sistema. Este sistema de optimización se basa en la regulación en frecuencia y en la adaptación de la impedancia de carga. Este último método es estudiado, y se basa en lograr una impedancia de carga igual al complejo conjugado de la impedancia de salida, logrando máxima transferencia de potencia. El sistema de optimización hace uso de varias estructuras de control de electrónica de potencia. Inversor: Se sitúa en la etapa emisora y permite controlar la frecuencia de trabajo del sistema. Rectificador activo: Se sitúa en la etapa receptora y controla el desfase entre intensidad y tensión. Convertidor CC-CC: Se sitúa en la etapa receptora, tras el rectificador. Controla la amplitud de la tensión.Mediante el uso conjunto del rectificador y el convertidor es posible controlar la impedancia de la carga. Se ha realizado un análisis teórico para determinar el punto de funcionamiento óptimo del sistema, y posteriormente, se han validado estos resultados mediante simulaciones. Se demuestra que la potencia transferida por el sistema WTP se multiplica por cinco respecto de la solución original, es decir, en ausencia del sistema de optimización. Además se logra mayor robustez, ya que el control activo del sistema proporciona mayor adaptabilidad ante condiciones alejadas de las de diseño. El trabajo realizado se ha prolongado durante un periodo de doscientos días efectivos con una dedicación de 360 horas de trabajo. El coste total asignado al desempeño del trabajo es de 16.678,94 euros.

Brain-Computer Interfaces: Desarrollo de un sistema de identificación de estados mentales alfa

En el mundo actual las aplicaciones basadas en sistemas biométricos, es decir, aquellas que miden las señales eléctricas de nuestro organismo, están creciendo a un gran ritmo. Todos estos sistemas incorporan sensores biomédicos, que ayudan a los usuarios a controlar mejor diferentes aspectos de la rutina diaria, como podría ser llevar un seguimiento detallado de una rutina deportiva, o de la calidad de los alimentos que ingerimos. Entre estos sistemas biométricos, los que se basan en la interpretación de las señales cerebrales, mediante ensayos de electroencefalografía o EEG están cogiendo cada vez más fuerza para el futuro, aunque están todavía en una situación bastante incipiente, debido a la elevada complejidad del cerebro humano, muy desconocido para los científicos hasta el siglo XXI. Por estas razones, los dispositivos que utilizan la interfaz cerebro-máquina, también conocida como BCI (Brain Computer Interface), están cogiendo cada vez más popularidad. El funcionamiento de un sistema BCI consiste en la captación de las ondas cerebrales de un sujeto para después procesarlas e intentar obtener una representación de una acción o de un pensamiento del individuo. Estos pensamientos, correctamente interpretados, son posteriormente usados para llevar a cabo una acción. Ejemplos de aplicación de sistemas BCI podrían ser mover el motor de una silla de ruedas eléctrica cuando el sujeto realice, por ejemplo, la acción de cerrar un puño, o abrir la cerradura de tu propia casa usando un patrón cerebral propio. Los sistemas de procesamiento de datos están evolucionando muy rápido con el paso del tiempo. Los principales motivos son la alta velocidad de procesamiento y el bajo consumo energético de las FPGAs (Field Programmable Gate Array). Además, las FPGAs cuentan con una arquitectura reconfigurable, lo que las hace más versátiles y potentes que otras unidades de procesamiento como las CPUs o las GPUs.En el CEI (Centro de Electrónica Industrial), donde se lleva a cabo este TFG, se dispone de experiencia en el diseño de sistemas reconfigurables en FPGAs. Este TFG es el segundo de una línea de proyectos en la cual se busca obtener un sistema capaz de procesar correctamente señales cerebrales, para llegar a un patrón común que nos permita actuar en consecuencia. Más concretamente, se busca detectar cuando una persona está quedándose dormida a través de la captación de unas ondas cerebrales, conocidas como ondas alfa, cuya frecuencia está acotada entre los 8 y los 13 Hz. Estas ondas, que aparecen cuando cerramos los ojos y dejamos la mente en blanco, representan un estado de relajación mental. Por tanto, este proyecto comienza como inicio de un sistema global de BCI, el cual servirá como primera toma de contacto con el procesamiento de las ondas cerebrales, para el posterior uso de hardware reconfigurable sobre el cual se implementarán los algoritmos evolutivos. Por ello se vuelve necesario desarrollar un sistema de procesamiento de datos en una FPGA. Estos datos se procesan siguiendo la metodología de procesamiento digital de señales, y en este caso se realiza un análisis de la frecuencia utilizando la transformada rápida de Fourier, o FFT. Una vez desarrollado el sistema de procesamiento de los datos, se integra con otro sistema que se encarga de captar los datos recogidos por un ADC (Analog to Digital Converter), conocido como ADS1299. Este ADC está especialmente diseñado para captar potenciales del cerebro humano. De esta forma, el sistema final capta los datos mediante el ADS1299, y los envía a la FPGA que se encarga de procesarlos. La interpretación es realizada por los usuarios que analizan posteriormente los datos procesados. Para el desarrollo del sistema de procesamiento de los datos, se dispone primariamente de dos plataformas de estudio, a partir de las cuales se captarán los datos para después realizar el procesamiento: 1. La primera consiste en una herramienta comercial desarrollada y distribuida por OpenBCI, proyecto que se dedica a la venta de hardware para la realización de EEG, así como otros ensayos. Esta herramienta está formada por un microprocesador, un módulo de memoria SD para el almacenamiento de datos, y un módulo de comunicación inalámbrica que transmite los datos por Bluetooth. Además cuenta con el mencionado ADC ADS1299. Esta plataforma ofrece una interfaz gráfica que sirve para realizar la investigación previa al diseño del sistema de procesamiento, al permitir tener una primera toma de contacto con el sistema. 2. La segunda plataforma consiste en un kit de evaluación para el ADS1299, desde la cual se pueden acceder a los diferentes puertos de control a través de los pines de comunicación del ADC. Esta plataforma se conectará con la FPGA en el sistema integrado. Para entender cómo funcionan las ondas más simples del cerebro, así como saber cuáles son los requisitos mínimos en el análisis de ondas EEG se realizaron diferentes consultas con el Dr Ceferino Maestu, neurofisiólogo del Centro de Tecnología Biomédica (CTB) de la UPM. Él se encargó de introducirnos en los distintos procedimientos en el análisis de ondas en electroencefalogramas, así como la forma en que se deben de colocar los electrodos en el cráneo. Para terminar con la investigación previa, se realiza en MATLAB un primer modelo de procesamiento de los datos. Una característica muy importante de las ondas cerebrales es la aleatoriedad de las mismas, de forma que el análisis en el dominio del tiempo se vuelve muy complejo. Por ello, el paso más importante en el procesamiento de los datos es el paso del dominio temporal al dominio de la frecuencia, mediante la aplicación de la transformada rápida de Fourier o FFT (Fast Fourier Transform), donde se pueden analizar con mayor precisión los datos recogidos. El modelo desarrollado en MATLAB se utiliza para obtener los primeros resultados del sistema de procesamiento, el cual sigue los siguientes pasos. 1. Se captan los datos desde los electrodos y se escriben en una tabla de datos. 2. Se leen los datos de la tabla. 3. Se elige el tamaño temporal de la muestra a procesar. 4. Se aplica una ventana para evitar las discontinuidades al principio y al final del bloque analizado. 5. Se completa la muestra a convertir con con zero-padding en el dominio del tiempo. 6. Se aplica la FFT al bloque analizado con ventana y zero-padding. 7. Los resultados se llevan a una gráfica para ser analizados. Llegados a este punto, se observa que la captación de ondas alfas resulta muy viable. Aunque es cierto que se presentan ciertos problemas a la hora de interpretar los datos debido a la baja resolución temporal de la plataforma de OpenBCI, este es un problema que se soluciona en el modelo desarrollado, al permitir el kit de evaluación (sistema de captación de datos) actuar sobre la velocidad de captación de los datos, es decir la frecuencia de muestreo, lo que afectará directamente a esta precisión. Una vez llevado a cabo el primer procesamiento y su posterior análisis de los resultados obtenidos, se procede a realizar un modelo en Hardware que siga los mismos pasos que el desarrollado en MATLAB, en la medida que esto sea útil y viable. Para ello se utiliza el programa XPS (Xilinx Platform Studio) contenido en la herramienta EDK (Embedded Development Kit), que nos permite diseñar un sistema embebido. Este sistema cuenta con: Un microprocesador de tipo soft-core llamado MicroBlaze, que se encarga de gestionar y controlar todo el sistema; Un bloque FFT que se encarga de realizar la transformada rápida Fourier; Cuatro bloques de memoria BRAM, donde se almacenan los datos de entrada y salida del bloque FFT y un multiplicador para aplicar la ventana a los datos de entrada al bloque FFT; Un bus PLB, que consiste en un bus de control que se encarga de comunicar el MicroBlaze con los diferentes elementos del sistema. Tras el diseño Hardware se procede al diseño Software utilizando la herramienta SDK(Software Development Kit).También en esta etapa se integra el sistema de captación de datos, el cual se controla mayoritariamente desde el MicroBlaze. Por tanto, desde este entorno se programa el MicroBlaze para gestionar el Hardware que se ha generado. A través del Software se gestiona la comunicación entre ambos sistemas, el de captación y el de procesamiento de los datos. También se realiza la carga de los datos de la ventana a aplicar en la memoria correspondiente. En las primeras etapas de desarrollo del sistema, se comienza con el testeo del bloque FFT, para poder comprobar el funcionamiento del mismo en Hardware. Para este primer ensayo, se carga en la BRAM los datos de entrada al bloque FFT y en otra BRAM los datos de la ventana aplicada. Los datos procesados saldrán a dos BRAM, una para almacenar los valores reales de la transformada y otra para los imaginarios. Tras comprobar el correcto funcionamiento del bloque FFT, se integra junto al sistema de adquisición de datos. Posteriormente se procede a realizar un ensayo de EEG real, para captar ondas alfa. Por otro lado, y para validar el uso de las FPGAs como unidades ideales de procesamiento, se realiza una medición del tiempo que tarda el bloque FFT en realizar la transformada. Este tiempo se compara con el tiempo que tarda MATLAB en realizar la misma transformada a los mismos datos. Esto significa que el sistema desarrollado en Hardware realiza la transformada rápida de Fourier 27 veces más rápido que lo que tarda MATLAB, por lo que se puede ver aquí la gran ventaja competitiva del Hardware en lo que a tiempos de ejecución se refiere. En lo que al aspecto didáctico se refiere, este TFG engloba diferentes campos. En el campo de la electrónica:  Se han mejorado los conocimientos en MATLAB, así como diferentes herramientas que ofrece como FDATool (Filter Design Analysis Tool).  Se han adquirido conocimientos de técnicas de procesado de señal, y en particular, de análisis espectral.  Se han mejorado los conocimientos en VHDL, así como su uso en el entorno ISE de Xilinx.  Se han reforzado los conocimientos en C mediante la programación del MicroBlaze para el control del sistema.  Se ha aprendido a crear sistemas embebidos usando el entorno de desarrollo de Xilinx usando la herramienta EDK (Embedded Development Kit). En el campo de la neurología, se ha aprendido a realizar ensayos EEG, así como a analizar e interpretar los resultados mostrados en el mismo. En cuanto al impacto social, los sistemas BCI afectan a muchos sectores, donde destaca el volumen de personas con discapacidades físicas, para los cuales, este sistema implica una oportunidad de aumentar su autonomía en el día a día. También otro sector importante es el sector de la investigación médica, donde los sistemas BCIs son aplicables en muchas aplicaciones como, por ejemplo, la detección y estudio de enfermedades cognitivas.