The XXI century guidance and its social responsibility

El presente trabajo tiene como finalidad considerar la orientación del siglo XXI en Venezuela como una disciplina con un alto compromiso social. Como programa, debe, hoy día, redefinirse con el objeto de impulsar propuestas conducentes a la inclusión de todas aquellas personas, que tradicionalmente han sido excluidas por su raza, etnia, género y/o discapacidad física y que como praxis social esté dirigida a la facilitación de los procesos de desarrollo humano en las dimensiones del Ser, Convivir, Servir, Conocer y Hacer, en el contexto personal, familiar y comunitario a lo largo del continuo del ciclo vital. L as competencias adquiridas a través de los procesos de orientación, son determinantes para proporcionar los medios a las ciudadanas y los ciudadanos para gestionar su propio desarrollo y el de su comunidad Se plantea la necesidad de un cambio de paradigma que deje atrás la clásica postura de un orientador que ayuda al orientado, desde el que conoce, el que tiene experiencia. Se sugiere más bien una relación de orientación intersubjetiva. Por otra parte, se habla de la necesidad de fortalecer el capital social de los espacios que contextualizan el proceso orientador. Se explican además, los alcances del Sistema Nacional de Orientación.

Las elecciones en la provincia de Buenos Aires (1910-1918) y la reforma de la ley electoral de 1913

El 1º de febrero de 1912 fue promulgada la Ley Sáenz Peña que establecía, como una novedad para el sistema electoral nacional, el voto obligatorio y secreto. La provincia de Buenos Aires no adoptó tal cual dicha ley, luego de un largo debate, promulgó su propia ley electoral, que sirvió de instrumento al partido Conservador para mantenerse en el poder, hasta 1917 cuando el presidente Yrigoyen decretó la intervención federal. El objetivo del presente trabajo es ver cómo la ley bonaerense sirvió a los propósitos conservadores, y cómo, con la intervención, los radicales lograron imponerse en la provincia de Buenos Aires.

La orientación del siglo XXI y su responsabilidad social

El presente trabajo tiene como finalidad considerar la orientación del siglo XXI en Venezuela como una disciplina con un alto compromiso social. Como programa, debe, hoy día, redefinirse con el objeto de impulsar propuestas conducentes a la inclusión de todas aquellas personas, que tradicionalmente han sido excluidas por su raza, etnia, género y/o discapacidad física y que como praxis social esté dirigida a la facilitación de los procesos de desarrollo humano en las dimensiones del Ser, Convivir, Servir, Conocer y Hacer, en el contexto personal, familiar y comunitario a lo largo del continuo del ciclo vital. L as competencias adquiridas a través de los procesos de orientación, son determinantes para proporcionar los medios a las ciudadanas y los ciudadanos para gestionar su propio desarrollo y el de su comunidad Se plantea la necesidad de un cambio de paradigma que deje atrás la clásica postura de un orientador que ayuda al orientado, desde el que conoce, el que tiene experiencia. Se sugiere más bien una relación de orientación intersubjetiva. Por otra parte, se habla de la necesidad de fortalecer el capital social de los espacios que contextualizan el proceso orientador. Se explican además, los alcances del Sistema Nacional de Orientación.

Estado, cooperativismo eléctrico y electrificación rural. La experiencia cordobesa entre 1930 y 1980

Pese a que el movimiento cooperativo eléctrico de Córdoba es uno de los más importantes del país y en la actualidad mueve gran parte de la economía del interior provincial, su surgimiento y desarrollo es una cuestión que aún no ha sido suficientemente tratada por la historiografía local. De allí la decisión de abordar tal temática que en este artículo se analiza desde la perspectiva de las relaciones entre el desarrollo del cooperativismo eléctrico y la expansión de la intervención del Estado en el sector eléctrico, pero prestando especial atención a los avances de la electrificación en el sector rural. Ese análisis abarca un amplio periodo de medio siglo, entre la aparición de las primeras cooperativas eléctricas y el momento en que, desde el punto de vista eléctrico, la provincia mediterránea deja de constituir un sistema independiente y se incorpora al sistema interconectado nacional, y muestra el papel jugado por esas entidades en el proceso de electrificación del campo que es un capítulo importante en el desarrollo eléctrico argentino y en el que las cooperativas eléctricas fueron precursoras, mucho antes de que el tema preocupase a los poderes públicos y cuando la política de las empresas privadas, atenidas a la rentabilidad, no planificó ni un metro de línea rural. Las cooperativas, en cambio, demostraron ser capaces de hacer electrificación rural con eficiencia.

Estudio de Percepciones sobre Programas de Formación e Institucionalidad en Seguridad Alimentaria y Nutricional (SAN) en Honduras

El hambre es un problema que afecta en la actualidad a más de 1,000 millones de personas en el mundo, de los cuales 53 millones están en América Latina. Honduras no es ajena a ese problema, el 12% de su población no dispone de los alimentos suficientes para una vida saludable. En los últimos años, organizaciones de prestigio internacional han estudiado el problema y planteado diversas estrategias de solución; es vital el compromiso político de los estados y la participación de instituciones y personas con voluntad y capacidad de aplicar dichas estrategias en los territorios más desfavorecidos. Con el objetivo de conocer la situación en Honduras sobre programas de formación e institucionalidad en Seguridad Alimentaria Nutricional (SAN), se realizó un estudio de percepciones entre profesionales de distintos sectores y con vinculación comprobada con el tema. La educación superior en el país es considerada entre poco y nada pertinente con la SAN por la mayoría de los encuestados. Un alto porcentaje de ellos cree que se debe aumentar la oferta de formación en SAN y definen el nivel de pregrado como más importante. Existen diversas instancias de coordinación alrededor del tema y la mayoría visualiza diversos beneficios de las mismas, pero se necesita más coordinación para incidir a nivel de políticas públicas. La participación de las universidades en estos espacios es considerada poco relevante; sugiriendo que deberían jugar un rol más determinante, especialmente en la investigación y generación de información. Por la gravedad del problema y con el objetivo de una mayor sensibilización e integralidad de esfuerzos, además de la creación de programas específicos, se sugiere que la SAN sea abordada de manera transversal en el sistema educativo nacional

Nomenclátor Geográfico Básico de España v.1.0

El Nomenclátor Geográfico Básico de España (NGBE) es un proyecto desarrollado por el Registro Central de Cartografía (RCC) del Instituto Geográfico Nacional (IGN) en cumplimiento con lo establecido en el Real Decreto 1545/2007, de 23 de noviembre, por el cual se regula el Sistema Cartográfico Nacional. La formación de la primera versión del Nomenclátor Geográfico Básico de España se ha realizado en el período comprendido entre los años 2010 y 2012 y ha consistido en la depuración de los nombres geográficos procedentes de la cartografía del Instituto Geográfico Nacional a escala 1:25.000 a través de una metodología generada en el marco de este proyecto y estructurando el resultado en función del modelo de nomenclátor de INSPIRE (D2.8.I.3 INSPIRE Data Specification on Geographical Names-Guidelines).

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Análise da possível expansão internacional de empresas brasileiras de real estate residencial para o mercado costarriquenho, uma abordagem SWOT.

Devido ao crescimento e à experiência adquirida pelas empresas brasileiras de real estate residencial nos últimos anos, e às características próprias desse setor, os mercados internacionais poderiam ser considerados como possíveis alvos para essas empresas. Por exemplo, no mercado residencial costarriquenho, incentivos para projetos residenciais de alta densidade populacional, reformas nos processos para a obtenção dos alvarás de construção e mudanças demográficas e culturais, parecem propiciar um ambiente favorável para empresas dessa indústria. Portanto, o objetivo do presente trabalho é estudar uma possível expansão geográfica de empresas brasileiras de real estate no mercado residencial costarriquenho, a partir da estruturação de uma análise de abordagem SWOT dos elementos necessários para tal incursão. Para isso, realizou-se uma revisão bibliográfica na busca dos elementos estratégicos do ambiente interno de empresas de real estate residencial que devem ser considerados para processos de internacionalização, identificando-se 12 forças e 10 fraquezas desta revisão. Ademais, analisou-se: o mercado residencial; a macroeconomia, e as conjunturas político-legais e socioculturais da Costa Rica, na procura de fatores que devem ser tomados em conta por parte de empresas de real estate ao ingressar nesse país, distinguindo-se 24 oportunidades e 20 ameaças dessa análise. Para complementar o estudo, foi avaliada a atratividade do mercado residencial costarriquenho para receber investimentos por onze importantes empresas do setor de real estate residencial brasileiro, por meio de um questionário estruturado com os elementos identificados na primeira parte do trabalho. Os resultados mostraram que, no momento da avaliação, as empresas entrevistadas deram maior atenção ao tamanho do mercado e às características do sistema financeiro para o setor residencial, e identificaram a carência do conhecimento local e sua cultura empresarial, como os elementos que dificultariam sua internacionalização. Conclui-se sobre a possível internacionalização de empresas brasileiras de real estate residencial para o mercado da Costa Rica, que elementos desde uma perspectiva econômica racional e principalmente contingencial definem essa estratégia, não sendo viável nem vantajoso idealizar um processo de internacionalização nesse mercado, devido às atuais condições de seus mercados locais e aos elementos do ambiente interno que várias dessas empresas apresentam.

A reassessment of traditional lexicographical tools in the light of new corpora: sports Anglicisms in Spanish

There is no question nowadays as to the international and powerful status of English at a global scale and, consequently, as to its presence in non-English speaking countries at different levels. Linguistically speaking, English is one of the languages which have mostly influenced Spanish throughout its history and especially from the late 1960s. In this study, the impact of English on Spanish is considered in the language of sports; particularly, sports Anglicisms and false Anglicisms are analysed. Due attention is paid to the different forms that an Anglicism may adopt and to which of those forms are more widely accepted or rejected by prescriptivists and speakers at large, in the light of a contrastive analysis of their appearance in the Nuevo diccionario de anglicismos, the Diccionario de la Real Academia Española and the Corpus de Referencia del Español Actual.

False anglicisms in the Spanish language of fashion and beauty

Many works have already dealt with anglicisms in Spanish, especially in science and information technologies. However, despite the high and growing number of English terms incorporated daily by the language of fashion, it has received comparative less attention in lexicographic and terminological studies than that of other areas, such as science or business. For several reasons, which include prestige or peer pressure, Spanish has not only adopted English words with new meanings and usage, but also contains other forms based on English patterns which users seem to consider more accurate or expressive. This paper concentrates on false anglicisms as indicators of some of the special relationships and influences between languages arising from the pervasive presence of English. We shall look at the Spanish language of fashion, which, in addition to genuine anglicisms, has for some time been using English words with different meanings, or even created items of its own (or imported them from other languages) with the appearance of English words. These false anglicisms, which have proven extremely popular in receiving languages (not only in Spanish) have frequently been disseminated by youth magazines and the new digital media, both in general spheres and in fashion-specific contexts.

When Spanish owns English words

The English language and the Internet, both separately and taken together, are nowadays well-acknowledged as powerful forces which influence and affect the lexico-grammatical characteristics of other languages world-wide. In fact, many authors like Crystal (2004) have pointed out the emergence of the so-called Netspeak, that is, the language used in the Net or World Wide Web; as Crystal himself (2004: 19) puts it, ‘a type of language displaying features that are unique to the Internet […] arising out of its character as a medium which is electronic, global and interactive’. This ‘language’, however, may be differently understood: either as an adaptation of the English language proper to internet requirements and purposes, or as a new and rapidly-changing and developing language as a result of a rapid evolution or adaptation to Internet requirements of almost all world languages, for whom English is a trendsetter. If the second and probably most plausible interpretation is adopted, there are three salient features of ‘Netspeak’: (a) the rapid expansion of all its new linguistic developments thanks to the Internet itself, which may lead to the generalization and widespread acceptance of new words, coinages, or meanings, hundreds of times faster than was the case with the printed media. As said above, (b) the visible influence of English, the most prevalent language on the Internet. Consequently, (c) this new language tends to reduce the ‘distance’ between English and other languages as well as the ignorance of the former by speakers of other languages, since the ‘Netspeak’ version of the latter adopts grammatical, syntactic and lexical features of English. Thus, linguistic differences may even disappear when code-switching and/or borrowing occurs, as whole fragments of English appear in other language contexts. As a consequence of the new situation, an ideal context appears for interlanguage or multilingual word formation to thrive: puns, blends, compounds and word creativity in general find in the web the ideal place to gain rapid acceptance world-wide, as a result of fashion, coincidence, or sheer merit of the new linguistic proposals.

Blending in English Charactoons

This article deals with both the word-formation mechanism of blending and the creative process involved in providing characters with proper names in cartoons or TV series for children in English. The study addresses the nature and features of proper and common names, two apparently well-distinguished categories, as well as, and basically fictional proper names, by suggesting differences between fictional proper names and other types of proper and common names. Furthermore, it discusses the presence of blending in fiction and in fictional proper names, with special reference to charactonyms. The main focus of this work is on blended charactonyms in cartoons addressed to children, which for the purposes of this study will be called cartoonyms or charactoons. Questions such as the following are addressed: the formation or creation of cartoonyms or charactoons from pre-existing material; the semantic motivations behind their formation; their resulting structural complexity; their particularly descriptive, expressive and meaningful nature; as well as how suitable they are to the genre in which they are used.

Essays on coordination problems in economics

No estudo da economia, há diversas situações em que a propensão de um indivíduo a tomar determinada ação é crescente na quantidade de outras pessoas que este indivíduo acredita que tomarão a mesma ação. Esse tipo de complementaridade estratégica geralmente leva à existência de múltiplos equilíbrios. Além disso, o resultado atingido pelas decisões decentralizadas dos agentes pode ser ineficiente, deixando espaço para intervenções de política econômica. Esta tese estuda diferentes ambientes em que a coordenação entre indivíduos é importante. O primeiro capítulo analisa como a manipulação de informação e a divulgação de informação afetam a coordenação entre investidores e o bem-estar em um modelo de corridas bancárias. No modelo, há uma autoridade reguladora que não pode se comprometer a revelar a verdadeira situação do setor bancário. O regulador observa informações idiossincráticas dos bancos (através de um stress test, por exemplo) e escolhe se revela essa informação para o público ou se divulga somente um relatório agregado sobre a saúde do sistema financeiro como um todo. O relatório agregado pode ser distorcido a um custo – um custo mais elevado significa maior credibilidade do regulador. Os investidores estão cientes dos incentivos do regulador a esconder más notícias do mercado, mas a manipulação de informação pode, ainda assim, ser efetiva. Se a credibilidade do regulador não for muito baixa, a política de divulgação de informação é estado-contingente, e existe sempre um conjunto de estados em que há manipulação de informação em equilíbrio. Se a credibilidade for suficientemente baixa, porém, o regulador opta por transparência total dos resultados banco-específicos, caso em que somente os bancos mais sólidos sobrevivem. Uma política de opacidade levaria a uma crise bancária sistêmica, independentemente do estado. O nível de credibilidade que maximiza o bem-estar agregado do ponto de vista ex ante é interior. O segundo e o terceiro capítulos estudam problemas de coordenação dinâmicos. O segundo capítulo analisa o bem-estar em um ambiente em que agentes recebem oportunidades aleatórias para migrar entre duas redes. Os resultados mostram que sempre que a rede de pior qualidade (intrínseca) prevalece, isto é eficiente. Na verdade, um planejador central estaria ainda mais inclinado a escolher a rede de pior qualidade. Em equilíbrio, pode haver mudanças ineficientes que ampliem a rede de qualidade superior. Quando indivíduos escolhem entre dois padrões ou redes com níveis de qualidade diferentes, se todos os indivíduos fizessem escolhas simultâneas, a solução eficiente seria que todos adotassem a rede de melhor qualidade. No entanto, quando há fricções e os agentes tomam decisões escalonadas, a solução eficiente difere ix do senso comum. O terceiro capítulo analisa um problema de coordenação dinâmico com decisões escalonadas em que os agentes são heterogêneos ex ante. No modelo, existe um único equilíbrio, caracterizado por thresholds que determinam as escolhas para cada tipo de agente. Apesar da heterogeneidade nos payoffs, há bastante conformidade nas ações individuais em equilíbrio. Os thresholds de diferentes tipos de agentes coincidem parcialmente contanto que exista um conjunto de crenças arbitrário que justifique esta conformidade. No entanto, as estratégias de equilíbrio de diferentes tipos nunca coincidem totalmente. Além disso, a conformidade não é ineficiente. A solução eficiente apresentaria estratégias ainda mais similares para tipos distintos em comparação com o equilíbrio decentralizado.

Divulgação de Informação Sobre Riscos Financeiros: Evidência Empírica No Setor Bancário Português

As instituições bancárias estão sujeitas a diversos tipos de riscos, incluindo os riscos financeiros, que podem resultar na probabilidade de ocorrência de impactos negativos, materializados por riscos de crédito, de mercado e de liquidez. A presente dissertação tem por objetivo analisar, por um lado, o nível de divulgação sobre os riscos financeiros, praticado pelas cinco maiores instituições bancárias a operar no sistema financeiro português, assim como avaliar a sua extensão nos períodos durante e após a crise financeira, e, por outro lado, aferir sobre os fatores determinantes dessa mesma divulgação. Neste âmbito foi efetuada uma análise de conteúdo aos Relatórios e Contas daquelas cinco instituições bancárias, relativamente ao período compreendido entre 2006 e 2012, tendo sido construído um índice de divulgação com base nas recomendações do Comité de Supervisão Bancária de Basileia e nas exigências contidas nas Normas Internacionais de Relato Financeiro. Os resultados demostram que o nível de divulgação sobre os riscos financeiros é elevado sendo a divulgação sobre o risco de liquidez, em geral, a mais desenvolvida. Os resultados obtidos revelam também a influência do período após a crise financeira no aumento da média do nível de divulgação. Concluiu-se ainda que as variáveis rendibilidade, qualidade do crédito, liquidez, eficiência operativa e produtividade se apresentam estatisticamente significativas na explicação do grau de divulgação.

Branqueamento de Capitais e Bitcoin: A Regulação e o Fenómeno da Inovação

O branqueamento de capitais surge em meados dos anos 30, tendo como base as operações realizadas com fundos provenientes de atividades ilícitas, que eram ―lavados‖ e reintegrados no sistema financeiro. Perceber-se-á que, desde essa altura, as práticas utilizadas no branqueamento de capitais têm sofrido várias alterações, tendo evoluído no que à complexidade de operações diz respeito, o que será compreensível se forem analisadas as alterações a que o sistema financeiro tem sido exposto. Muitas vezes, a regulação e o quadro legal não acompanham a evolução de instrumentos dos mercados financeiros, dando oportunidade para o aproveitamento dessas lacunas em atividades menos lícitas. O ponto de partida para este trabalho foi o de perceber como é que o fenómeno do branqueamento de capitais se comporta quando confrontado com a inovação das moedas virtuais e em especial, da bitcoin, a moeda virtual com maior sucesso atualmente. A dimensão que a moeda bitcoin assumiu no mercado levou a que um cada vez maior número de investigadores se debruçasse sobre esta moeda procurando entender a sua génese e funcionamento, bem como, perceber quais seriam os seus pontos favoráveis ou desfavoráveis. A bitcoin apresenta-se no mercado como uma moeda virtual de simples utilização, que pode ser transacionada em qualquer parte do mundo. A moeda cresceu, quer em valor e quer em volume de transações, de forma significativa, nos últimos anos. No presente estudo, são abordados ambos os temas com o intuito de ser analisada a possibilidade de existir uma relação entre o branqueamento de capitais e as transações realizadas em bitcoins. Após uma revisão bibliográfica sobre ambos os temas, bem como, da análise de um conjunto de notícias recolhidas, conclui-se a existência de uma ténue linha que divide esta moeda da prática de branquear capitais e que a associação de ambas é reconhecida por várias entidades reguladoras